專利名稱：用于提供減少的占空比失真的技術(shù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路，并且更具體地涉及用于提供減少的占空比失真的技術(shù)。
背景技術(shù)：
圖IA圖示了用在延遲鎖定環(huán)(DLL)電路中的現(xiàn)有技術(shù)的延遲線電路。圖IA的延遲線電路包括串聯(lián)耦合的16個(gè)延遲電路10-25以及5至I多路復(fù)用器電路50。延遲電路10-25將參考時(shí)鐘信號(hào)REFCK延遲。計(jì)數(shù)器控制信號(hào)CCS控制延遲電路10-25的延遲。多路復(fù)用器50基于靜態(tài)選擇信號(hào)的邏輯狀態(tài)從延遲電路15、17、19、21或25之一的輸出中選擇參考時(shí)鐘信號(hào)的延遲版本，以生成反饋時(shí)鐘信號(hào)FBCK。靜態(tài)選擇信號(hào)的邏輯狀態(tài)在DLL的操作期間保持恒定。FBCK被傳送到DLL中的相位檢測(cè)器。延遲電路10-25中的每一個(gè)包括圖IB所示的電路架構(gòu)。圖IB包括IX延遲電路101-108以及2至I多路復(fù)用器110。延遲電路101-108中的每一個(gè)包括與標(biāo)準(zhǔn)CMOS反相器串聯(lián)I禹合的電流饑餓型反相器(current starving inverter)。延遲電路101-108中的每個(gè)電流饑餓型反相器為可變延遲電路，該可變延遲電路包括并聯(lián)耦合的9個(gè)PMOS晶體管和并聯(lián)耦合的9個(gè)NMOS晶體管。PMOS晶體管和NMOS晶體管可以為電流饑餓型反相器生成9個(gè)不同的延遲選項(xiàng)。延遲電路101-104串聯(lián)耦合以將延遲電路101的輸入處的輸入時(shí)鐘信號(hào)延遲以在多路復(fù)用器110的高頻輸入處生成延遲時(shí)鐘信號(hào)。延遲電路101-108串聯(lián)耦合以將延遲電路101的輸入處的輸入時(shí)鐘信號(hào)延遲以在多路復(fù)用器110的低頻輸入處生成延遲時(shí)鐘信號(hào)。多路復(fù)用器110基于靜態(tài)選擇信號(hào)的邏輯狀態(tài)選擇在低頻輸入處的延遲時(shí)鐘信號(hào)或在高頻輸入處的延遲時(shí)鐘信號(hào)作為在輸出處的輸出時(shí)鐘信號(hào)。靜態(tài)選擇信號(hào)的邏輯狀態(tài)在DLL的操作期間保持恒定。延遲電路101-108中的延遲選項(xiàng)在DLL的操作期間通過相位檢測(cè)器和計(jì)數(shù)器電路的組合來進(jìn)行動(dòng)態(tài)調(diào)整。

發(fā)明內(nèi)容
根據(jù)一些實(shí)施例，反饋環(huán)電路包括相位檢測(cè)器和延遲電路。相位檢測(cè)器基于延遲的周期信號(hào)生成輸出信號(hào)。延遲電路耦合在延遲鏈中，該延遲鏈對(duì)延遲的周期信號(hào)進(jìn)行延遲。每個(gè)延遲電路包括可變延遲塊和固定延遲塊，該可變延遲塊和固定延遲塊耦合為形成用于輸入信號(hào)通過延遲電路以生成延遲的輸出信號(hào)的至少兩個(gè)延遲路徑。延遲電路中的可變延遲塊的延遲基于相位檢測(cè)器的輸出信號(hào)而變化。在反饋環(huán)電路的操作期間，每個(gè)延遲電路基于相位檢測(cè)器的輸出信號(hào)將輸入信號(hào)重新路由通過延遲路徑中的不同路徑以生成延遲的輸出信號(hào)。每個(gè)可變延遲塊和每個(gè)固定延遲塊將接收信號(hào)反相從而生成反相信號(hào)。根據(jù)其他實(shí)施例，反饋環(huán)電路包括相位檢測(cè)器、延遲線和控制電路。相位檢測(cè)器可操作為響應(yīng)于延遲的周期信號(hào)生成輸出信號(hào)。延遲線包括串聯(lián)耦合的延遲電路，這些延遲電路可操作為將周期信號(hào)延遲以提供對(duì)延遲的周期信號(hào)的延遲。延遲電路中的每個(gè)延遲電路包括可調(diào)延遲塊。該可調(diào)延遲塊每個(gè)都將接收信號(hào)反相來生成反相信號(hào)?？刂齐娐房刹僮鳛榛谙辔粰z測(cè)器的輸出信號(hào)生成用于控制可調(diào)延遲塊的延遲的控制信號(hào)。控制信號(hào)激活可調(diào)延遲塊以 向延遲的周期信號(hào)添加延遲，以用于在可調(diào)延遲塊之中對(duì)延遲的周期信號(hào)中的占空比失真進(jìn)行平均。考慮到下面的詳細(xì)描述和附圖，本發(fā)明的各種目的、特征和優(yōu)勢(shì)將變得明顯。


圖IA圖示了用在延遲鎖定環(huán)(DLL)電路中的現(xiàn)有技術(shù)的延遲線電路。圖IB圖示了圖IA所示的每個(gè)延遲電路的電路架構(gòu)。圖2圖示了根據(jù)本發(fā)明實(shí)施例的延遲鎖定環(huán)(DLL)電路的示例。圖3圖示了根據(jù)本發(fā)明實(shí)施例的可變延遲電路的示例。圖4圖示了根據(jù)本發(fā)明實(shí)施例的可變延遲開關(guān)電路的示例。圖5是圖示了電流饑餓型反相器電路的示例的示意圖。圖6圖示了根據(jù)本發(fā)明實(shí)施例的可變延遲電路的另一示例。圖7圖示了根據(jù)本發(fā)明實(shí)施例的可以用來生成用于選擇通過可變延遲電路的不同路徑的選擇信號(hào)的寄存器的示例。圖8是圖示了根據(jù)本發(fā)明實(shí)施例的圖6的可變延遲電路的輸入時(shí)鐘信號(hào)和輸出時(shí)鐘信號(hào)的示例的定時(shí)圖。圖9圖示了根據(jù)本發(fā)明實(shí)施例的可變延遲電路的另一示例。圖IOA圖示了當(dāng)時(shí)鐘信號(hào)傳播通過DLL中的延遲鏈時(shí)該時(shí)鐘信號(hào)如何會(huì)積累占空比失真的不例。圖IOB圖示了根據(jù)本發(fā)明實(shí)施例的具有偶數(shù)個(gè)反相延遲電路元件的DLL中的延遲鏈如何減少傳播通過延遲鏈的時(shí)鐘信號(hào)中的占空比失真的示例。圖11圖示了根據(jù)本發(fā)明實(shí)施例的可以用來減少傳播通過延遲鏈的時(shí)鐘信號(hào)的占空比失真的延遲鎖定環(huán)(DLL)中的延遲鏈的延遲電路元件的一部分。圖12A圖形化地圖示了下表2中所示的解碼方案A如何增加時(shí)鐘信號(hào)中的占空比失真。圖12B圖形化地圖示了根據(jù)本發(fā)明實(shí)施例的在使用表2中所示的解碼方案B的理想DLL中如何減少時(shí)鐘信號(hào)中的占空比失真。圖13是可以包括本發(fā)明的各個(gè)方面的現(xiàn)場(chǎng)可編程門陣列的簡化局部框圖。圖14示出了可以實(shí)施本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)的框圖。
具體實(shí)施例方式包含圖IA和圖IB的電路架構(gòu)的延遲鎖定環(huán)(DLL)電路具有大量不同問題。由于用于生成FBCK的圖IA中的延遲電路10-25的數(shù)目改變以支持不同頻率，所以變得難以在所支持的頻率范圍上實(shí)現(xiàn)所需的相位移位。例如，雙數(shù)據(jù)率(DDR)存儲(chǔ)器數(shù)據(jù)捕獲需要可靠的90度的相位移位從而將采樣時(shí)鐘信號(hào)放置在數(shù)據(jù)采樣窗口的中間。該相位移位在延遲線中有6或10個(gè)延遲電路的情況下是不可能的，這可能造成具有更高頻率的數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)中的問題。此外，更高頻率的時(shí)鐘信號(hào)要求延遲線中更少數(shù)量的延遲電路，這減少了對(duì)于支持諸如平 衡DDR3存儲(chǔ)器應(yīng)用之類的特征而言重要的相位選項(xiàng)。為了在DLL中支持廣泛連續(xù)的頻率范圍，由圖IA至圖IB的延遲線支持的每個(gè)頻率范圍應(yīng)該具有跨工藝、電源電壓和溫度(PVT)拐角的充分重疊。所支持的頻率范圍之間的重疊產(chǎn)生整個(gè)更小的連續(xù)頻率范圍。設(shè)計(jì)具有跨PVT拐角的最小頻率和最大頻率約束的延遲電路是很難的并且限制了延遲電路結(jié)構(gòu)的選擇。大多數(shù)延遲電路的可變延遲浪費(fèi)在滿足跨PVT拐角的重疊約束中。圖IA至圖IB的多級(jí)架構(gòu)影響固有延遲并因而在不減少級(jí)數(shù)的情況下影響可通過DLL實(shí)現(xiàn)的最大頻率。該結(jié)構(gòu)在沿著延遲電路101-108的延遲路徑的每個(gè)點(diǎn)處都不是對(duì)稱的。由于延遲電路101-108是緩沖器，所以由延遲電路101-108之一引起的任何占空比失真沿著路徑積累。該失真對(duì)于16級(jí)高頻延遲路徑是最差的。達(dá)到覆蓋約束的限制通常導(dǎo)致延遲電路10-25中的每一個(gè)具有許多較小的延遲電路。通常，向DLL中的延遲線添加的每個(gè)附加延遲電路具有逐漸減少的益處。例如，使用不同的溝道長度可以造成延遲電路中的不均勻的延遲步長。圖2圖示了根據(jù)本發(fā)明實(shí)施例的延遲鎖定環(huán)(DLL)電路200的示例。圖2所示的DLL 200包括8個(gè)延遲電路元件201A-201H、相位檢測(cè)器202、上/下計(jì)數(shù)器203、總線210和分頻器電路214和216。延遲電路元件201A-201H、相位檢測(cè)器202、上/下計(jì)數(shù)器203、總線210和分頻器電路214和216形成數(shù)字控制的延遲鎖定環(huán)(DLL)電路。DLL 200可以具有串聯(lián)耦合在延遲鏈中的任何適當(dāng)數(shù)目的延遲電路元件201。在圖2中僅作為示例示出八個(gè)延遲電路元件201。電路200通常制作在集成電路上。本發(fā)明的電路例如可以制作在諸如現(xiàn)場(chǎng)可編程門陣列(FPGA)之類的可編程邏輯集成電路或?qū)Ｓ眉呻娐?ASIC)上。分頻器電路214將輸入時(shí)鐘信號(hào)INCK的頻率除以8來生成分頻時(shí)鐘信號(hào)INCKD。分頻時(shí)鐘信號(hào)INCKD被路由到延遲電路元件20IA的輸入。延遲電路元件201A-201H—起串聯(lián)耦合在時(shí)鐘信號(hào)INCKD的延遲路徑中以形成延遲鏈212。延遲電路元件201A-201H將時(shí)鐘信號(hào)INCKD延遲以生成周期反饋時(shí)鐘信號(hào)FBCK。8個(gè)延遲電路元件201A-201H生成FBCK中的延遲，該延遲基于計(jì)數(shù)信號(hào)CT[1:Q]的邏輯狀態(tài)的改變而變化。延遲鏈中的每個(gè)延遲電路元件201A-201H在任意給定時(shí)間具有相同的延遲。延遲電路元件201A-201H的延遲稱為IX。相對(duì)于時(shí)鐘信號(hào)INCKD，每個(gè)延遲電路元件201A-201H將IX的附加延遲添加到反饋時(shí)鐘信號(hào)FBCK。結(jié)果，反饋時(shí)鐘信號(hào)FBCK相對(duì)于時(shí)鐘信號(hào)INCKD 延遲 8X。當(dāng)INCK和FBCK在相位上對(duì)準(zhǔn)時(shí)，每個(gè)延遲電路元件201A-20IH使FBCK延遲45。的延遲，并且延遲電路元件201A-201H—起使FBCK延遲360°。45°指代INCK周期的八分之一，360°指代INCK的一個(gè)整周期。因而，F(xiàn)BCK在INCKD的相位之后延遲INCK的一個(gè)整周期。FBCK和INCKD具有相同的頻率。8個(gè)延遲電路元件201A-201H的8個(gè)輸出時(shí)鐘信號(hào)分別具有45°、90°、135°、180°、225°、270°、315°、360°的相對(duì)相位偏移。這些相位偏移是相對(duì)于INCK的周期而言的。如果輸入數(shù)據(jù)信號(hào)中的比特的周期是采樣時(shí)鐘信號(hào)的周期的一半，則延遲電路元件201A-201H的8個(gè)輸出時(shí)鐘信號(hào)可以用于生成采樣時(shí)鐘信號(hào)中相對(duì)于輸入數(shù)據(jù)信號(hào)的比特周期的90°相位偏移。在一個(gè)實(shí)施例中，每個(gè)延遲電路元件201A-201H具有與每個(gè)其它延遲電路元件201A-201H相同的延遲電路架構(gòu)和相同尺寸的晶體管。輸入時(shí)鐘信號(hào)INCK被路由到相位檢測(cè)器202的第一輸入端子。分頻器電路216 將輸入時(shí)鐘信號(hào)INCK的頻率除以8來生成第二分頻時(shí)鐘信號(hào)。第二分頻時(shí)鐘信號(hào)被路由到上/下計(jì)數(shù)器203的時(shí)鐘CLK輸入端子。反饋時(shí)鐘信號(hào)FBCK在延遲電路元件201H的輸出端子處生成并且被路由到相位檢測(cè)器202的第二輸入端子。相位檢測(cè)器202將反饋時(shí)鐘信號(hào)FBCK的相位與輸入時(shí)鐘信號(hào)INCK的相位比較從而生成數(shù)字UP/DN信號(hào)。上/下計(jì)數(shù)器203響應(yīng)于第二分頻時(shí)鐘信號(hào)和UP/DN信號(hào)而生成Q個(gè)數(shù)字計(jì)數(shù)信號(hào)CT[1:Q]。上/下計(jì)數(shù)器203例如可以生成5個(gè)數(shù)字計(jì)數(shù)信號(hào)(Q = 5)。數(shù)字計(jì)數(shù)信號(hào)稱為計(jì)數(shù)信號(hào)CT[I:Q]。計(jì)數(shù)信號(hào)CT[1:Q]通過總線210并行傳送到每個(gè)延遲電路元件201A-201H的輸入端子。計(jì)數(shù)信號(hào)CT[1:Q]為例如使用簡單格雷碼進(jìn)行過格雷編碼的。計(jì)數(shù)信號(hào)CT[1:Q]的格雷編碼值決定每個(gè)延遲電路元件201A-201H的延遲。延遲鎖定環(huán)(DLL)電路200的功能在于通過延遲電路元件201A-201H生成組合延遲，從而使FBCK的相位滯后INCK的相位360度。360度指代INCK的整周期。DLL 200通過改變計(jì)數(shù)信號(hào)CT[1:Q]的格雷編碼值調(diào)整延遲電路元件201A-201H的可變延遲，該計(jì)數(shù)信號(hào)CT[1:Q]控制延遲電路元件201A-201H的可變延遲。當(dāng)反饋時(shí)鐘信號(hào)FBCK的相位滯后輸入時(shí)鐘信號(hào)INCK的相位少于360°時(shí)，相位檢測(cè)器202生成UP/DN信號(hào)的邏輯高狀態(tài)。當(dāng)UP/DN信號(hào)處于邏輯高狀態(tài)時(shí)，上/下計(jì)數(shù)器203增加計(jì)數(shù)信號(hào)CT[1:Q]的格雷編碼值，使得每個(gè)延遲電路元件201A-201H的延遲增加。當(dāng)反饋時(shí)鐘信號(hào)FBCK的相位滯后輸入時(shí)鐘信號(hào)INCK的相位多于360°時(shí)，相位檢測(cè)器202生成UP/DN信號(hào)的邏輯低狀態(tài)。當(dāng)UP/DN信號(hào)處于邏輯低狀態(tài)時(shí)，上/下計(jì)數(shù)器203減少計(jì)數(shù)信號(hào)CT[1:Q]的格雷編碼值，使得每個(gè)延遲電路元件201A-201H的延遲減少。在計(jì)數(shù)信號(hào)CT[1:Q]的格雷編碼值增加或減少I時(shí)出現(xiàn)的每個(gè)延遲電路元件201A-201H的延遲的改變稱為步進(jìn)延遲Dstep。當(dāng)計(jì)數(shù)信號(hào)CT[1:Q]的格雷編碼值增加I時(shí)，延遲電路元件201A-201H形成的延遲鏈的總延遲增加8xDStep。當(dāng)計(jì)數(shù)信號(hào)CT[1 :Q]的格雷編碼值減少I時(shí)，延遲電路元件201A-201H形成的延遲鏈的總延遲減少8xDstep。當(dāng)延遲電路元件201A-201H的組合延遲使得FBCK信號(hào)的相位滯后輸入時(shí)鐘信號(hào)INCK的相位360度時(shí)，DLL電路200處于鎖定模式。在DLL的鎖定模式中，計(jì)數(shù)器203維持計(jì)數(shù)信號(hào)CT[1:Q]的邏輯狀態(tài)恒定。相位檢測(cè)器202監(jiān)視DLL 200何時(shí)處于鎖定模式。當(dāng)相位檢測(cè)器202檢測(cè)到DLL 200并不處于鎖定模式時(shí)，從相位檢測(cè)器202傳送到計(jì)數(shù)器203的使能信號(hào)(未示出)使得計(jì)數(shù)器203響應(yīng)于UP/DN信號(hào)調(diào)整計(jì)數(shù)信號(hào)CT[I:Q]。當(dāng)相位檢測(cè)器202檢測(cè)到DLL 200處于鎖定模式時(shí)，相位檢測(cè)器202使得使能信號(hào)躍遷為使得計(jì)數(shù)器203維持計(jì)數(shù)信號(hào)CT[I:Q]處于恒定邏輯狀態(tài)的狀態(tài)。當(dāng)DLL 200離開鎖定模式時(shí)，相位檢測(cè)器202使得使能信號(hào)允許計(jì)數(shù)器203再次調(diào)整計(jì)數(shù)信號(hào)。圖3圖示了根據(jù)本發(fā)明實(shí)施例的可變延遲電路的示例。圖3的可變延遲電路包括解碼器301、可變延遲元件302-303、固定延遲電路304-307和多路復(fù)用器310。圖3的可變延遲電路為圖2所示的每個(gè)延遲電路元件201A-201H的示例。因而，在一個(gè)實(shí)施例中，每個(gè)延遲電路元件201A-201H包括如 圖3所示那樣耦合的解碼器301、可變延遲元件302-303、固定延遲電路304-307和多路復(fù)用器310。解碼器電路301對(duì)經(jīng)格雷編碼的計(jì)數(shù)信號(hào)CT [ I: Q]進(jìn)行解碼以生成解碼的控制信號(hào)DCS和DCSM。解碼的控制信號(hào)DCS和DCSM包括任何適當(dāng)數(shù)目的各自數(shù)字信號(hào)。在DLL200中，每個(gè)延遲電路元件201A-20IH具有控制在該延遲電路元件內(nèi)的可變延遲電路的解碼器電路301。圖3的可變延遲電路配置用于將輸入時(shí)鐘信號(hào)延遲從而生成輸出時(shí)鐘信號(hào)。可變延遲元件302-303串聯(lián)耦合。可變延遲元件302使輸入時(shí)鐘信號(hào)延遲以生成延遲的輸出時(shí)鐘信號(hào)。可變延遲元件303將可變延遲電路302的延遲的輸出時(shí)鐘信號(hào)延遲從而生成傳送至固定延遲電路304的輸入的延遲的輸出時(shí)鐘信號(hào)。解碼的控制信號(hào)DCS控制可變延遲元件302-303的延遲。可變延遲元件302-303的延遲基于控制信號(hào)DCS的邏輯狀態(tài)的改變而變化。固定延遲電路304將可變延遲元件303的延遲的輸出時(shí)鐘信號(hào)延遲從而生成延遲的輸出時(shí)鐘信號(hào)。固定延遲電路305耦合為將固定延遲電路304的延遲的輸出時(shí)鐘信號(hào)延遲從而生成延遲的輸出時(shí)鐘信號(hào)。固定延遲電路306耦合為將固定延遲電路305的延遲的輸出時(shí)鐘信號(hào)延遲從而生成延遲的輸出時(shí)鐘信號(hào)。固定延遲電路307耦合為將固定延遲電路306的延遲的輸出時(shí)鐘信號(hào)延遲從而生成延遲的輸出時(shí)鐘信號(hào)。多路復(fù)用器310基于解碼的控制信號(hào)DCSM的邏輯狀態(tài)選擇固定延遲電路304-307之一的延遲的輸出時(shí)鐘信號(hào)。解碼的控制信號(hào)DCSM決定將選擇固定延遲電路304-307的哪個(gè)延遲的輸出時(shí)鐘信號(hào)作為多路復(fù)用器310的輸出信號(hào)。多路復(fù)用器310將選擇的延遲的輸出時(shí)鐘信號(hào)傳輸至其輸出作為圖3的可變延遲電路的輸出時(shí)鐘信號(hào)。圖4圖示了根據(jù)本發(fā)明實(shí)施例的可變延遲開關(guān)電路400的示例。可變延遲開關(guān)電路400是圖3的每個(gè)可變延遲元件302-303的示例。可變延遲開關(guān)電路400包括NAND邏輯門401、電流饑餓型反相器402和反相器電路403。電路401-403串聯(lián)耦合以將NAND門401的輸入IN處的時(shí)鐘信號(hào)延遲從而在反相器403的輸出0處生成延遲的時(shí)鐘信號(hào)。NAND門401還在輸入S處接收輸入選擇信號(hào)。NAND門401和反相器403提供電流饑餓型反相器402與延遲鏈212內(nèi)的相鄰可變延遲開關(guān)電路中的電流饑餓型反相器之間的負(fù)載隔離?？勺冄舆t開關(guān)電路400可以用作延遲鏈中的可變延遲電路或固定延遲電路。由于可變延遲開關(guān)電路400僅具有三個(gè)門，所以電路400隨著晶體管尺寸的工藝有關(guān)的減少良好地縮減。圖5是圖示電流饑餓型反相器電路402的架構(gòu)的示例的示意圖。圖5所示的電流饑餓型反相器處于圖IB的現(xiàn)有技術(shù)設(shè)計(jì)中的延遲電路101-108中。圖5所示的電流饑餓型反相器402也是圖4的可變延遲開關(guān)電路400中的電流饑餓型反相器電路402的示例。在圖5中，電流饑餓型反相器電路402包括p溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(] 05 ￡1')501、503和5024-50211。電流饑餓型反相器電路402還包括n溝道MOSFET 504、505和506A-506H。盡管電流饑餓型反相器電路402包括8個(gè)晶體管502A-502H和8個(gè)晶體管506A-506H，但電流饑餓型反相器電路402可以包括任意合適數(shù)目的晶體管502和506。晶體管503和504稱合在一起而形成反相器。晶體管503和504的柵極端子f禹合為從NAND門401的輸出接收輸入時(shí)鐘信號(hào)CSIN，晶體管503和504的漏極耦合到反相器403的輸入,并且反相器403在輸出0處生成電路400的延遲的輸出時(shí)鐘信號(hào)。p溝道晶體管501的柵極耦合為接地，晶體管501的源極耦合到電源電壓VCC，晶體管501的漏極耦合到晶體管503的源極。當(dāng)電源電壓VCC處于其標(biāo)稱操作電壓時(shí)，晶體管501導(dǎo)通從而在其飽和區(qū)域中從電源電壓VCC向晶體管503傳導(dǎo)電流。n溝道晶體管505的柵極耦合到電源電壓VCC，晶體管505的源極耦合為接地，并且晶體管505的漏極耦合到晶體管504的源極。當(dāng)電源電壓VCC處于其標(biāo)稱操作電壓時(shí)，晶體管505導(dǎo)通從而在其飽和區(qū)域中從晶體管504向接地傳導(dǎo)電流。
p溝道晶體管502A-504H并聯(lián)耦合在電源電壓VCC和晶體管503的源極之間。n溝道晶體管506A-506H并聯(lián)耦合在晶體管504的源極與接地之間。解碼的控制信號(hào)DCS用于生成柵極控制信號(hào)V1-V8和VB1-VB8。柵極控制信號(hào)V1-V8分別被傳送至p溝道晶體管502A-502H的柵極。柵極控制信號(hào)VB1-VB8分別被傳送至n溝道晶體管506A-506H的柵極。柵極控制信號(hào)VB1-VB8分別為柵極控制信號(hào)V1-V8的邏輯反相。計(jì)數(shù)信號(hào)CT[1:Q]的格雷編碼值決定被導(dǎo)通以通過晶體管503-504供給電流的晶體管502和506的數(shù)目。計(jì)數(shù)器電路203調(diào)整計(jì)數(shù)信號(hào)的格雷編碼值，以通過變化導(dǎo)通的晶體管對(duì)502/506的數(shù)目來變化電流饑餓型反相器402的延遲。解碼器301基于計(jì)數(shù)信號(hào)CT [I: Q]的格雷編碼值選擇V1-V8和VB1-VB8控制信號(hào)的邏輯狀態(tài)。解碼器301響應(yīng)于計(jì)數(shù)信號(hào)的格雷編碼值每次增加I而生成V1-V8信號(hào)中的附加的I。解碼器301響應(yīng)于計(jì)數(shù)信號(hào)的格雷編碼值每次減少I而生成V1-V8信號(hào)中的附加的O。晶體管502A-502H之一的柵極處的邏輯高狀態(tài)(I)使該晶體管截止，并且晶體管502A-502H之一的柵極處的邏輯低狀態(tài)(0)使該晶體管在其飽和區(qū)域中導(dǎo)通。晶體管506A-506H之一的柵極處的邏輯低狀態(tài)(0)使該晶體管截止，并且晶體管506A-506H之一的柵極處的邏輯高狀態(tài)(I)使該晶體管在其飽和區(qū)域中導(dǎo)通。因而，計(jì)數(shù)信號(hào)CT[1:Q]的每次增加使通過電流饑餓型反相器402的電流減少，并且計(jì)數(shù)信號(hào)CT[1:Q]的每次減少使通過電流饑餓型反相器402的電流增加。當(dāng)所有晶體管502A-502H和506A-506H導(dǎo)通并且在它們的飽和區(qū)域中傳導(dǎo)電流時(shí)，電流饑餓型反相器402生成通過晶體管503-504的最大電流Imax和最小延遲DMIN。當(dāng)所有晶體管502A-502H和506A-506H截止并且不傳導(dǎo)電流時(shí)，電流饑餓型反相器402生成通過晶體管503-504的最小電流Imin和最大延遲Dmx。最小電流Imin由晶體管501和505生成。Imax流過晶體管503-504時(shí)的電容與Imin流過晶體管503-504時(shí)的電容相同。根據(jù)一個(gè)實(shí)施例，每個(gè)晶體管502A-502H的寬長(W L)溝道比可以相同，并且每個(gè)晶體管506A-506H的W L溝道比可以相同。在該實(shí)施例中，通過晶體管503-504的電流隨著每個(gè)附加晶體管對(duì)502/506導(dǎo)通而理想地線性增加。然而，每個(gè)附加晶體管502在晶體管503的源極處添加電容，并且每個(gè)附加晶體管506在晶體管504的源極處添加電容。根據(jù)另一實(shí)施例，晶體管502A-502H的W : L溝道比在圖5中從左向右增加，并且晶體管506A-506H的W L溝道比在圖5中從左向右增加。在電流饑餓型反相器402的設(shè)計(jì)期間，可以選擇晶體管502和506的W L溝道比來使得電流饑餓型反相器402生成所希望的步
進(jìn)延遲。圖6圖示了根據(jù)本發(fā)明實(shí)施例的可變延遲電路600的示例。可變延遲電路600為圖2所示每個(gè)IX延遲電路元件201A-201H的示例。因而,在一個(gè)實(shí)施例中，每個(gè)IX延遲電路元件201A-201H包括可變延遲電路600的電路系統(tǒng)。根據(jù)另一實(shí)施例，可變延遲電路600可以用在鎖相環(huán)(PLL)電路中的環(huán)形振蕩器中?？勺冄舆t電路600包括8個(gè)可變延遲開關(guān)601-608。圖4至圖5所示的可變延遲 開關(guān)電路400是用于可變延遲開關(guān)601-608中每一個(gè)的示例電路架構(gòu)。由于可變延遲開關(guān)601-608具有相同的電路架構(gòu)，所以工藝變化對(duì)于開關(guān)601-608的延遲具有相同的影響?？勺冄舆t電路600將輸入時(shí)鐘信號(hào)CLKIN延遲以生成輸出時(shí)鐘信號(hào)CLK0UT。八個(gè)解碼的控制信號(hào)DCS [1:8]從解碼器301傳送至可變延遲開關(guān)601和603的輸入，并且八個(gè)附加的解碼的控制信號(hào)DCS[9:16]從解碼器301傳送至可變延遲開關(guān)602的輸入，如圖6所示。解碼的控制信號(hào)DCS[1:8]控制可變延遲開關(guān)601和603的延遲，并且解碼的控制信號(hào)DCS[9:16]控制可變延遲開關(guān)602的延遲。可變延遲電路600向CLKOUT提供的相對(duì)于CLKIN的延遲可以通過改變解碼的控制信號(hào)DCS的邏輯狀態(tài)來變化。解碼的控制信號(hào)DCS[1:8]基于來自計(jì)數(shù)器203的計(jì)數(shù)信號(hào)CT[1:Q]的邏輯狀態(tài)的改變而變化可變延遲開關(guān)601和603的延遲。解碼的控制信號(hào)DCS[9:16]基于來自計(jì)數(shù)器203的計(jì)數(shù)信號(hào)CT[I:Q]的邏輯狀態(tài)的改變而變化可變延遲開關(guān)602的延遲。例如，解碼的控制信號(hào)DCS[1:16]可以通過使電流饑餓型反相器402中的晶體管502A-502H和506A-506H中的更多個(gè)導(dǎo)通或截止來變化可變延遲開關(guān)601-603的延遲。固定延遲控制信號(hào)FDS被傳送至可變延遲開關(guān)604-608的輸入,如圖6所不。固定延遲控制信號(hào)FDS被設(shè)置為在DLL 200的操作期間不變化的恒定邏輯狀態(tài)。固定延遲控制信號(hào)FDS使得可變延遲開關(guān)604-608的延遲被設(shè)置為它們的最小可編程延遲值。例如，固定延遲控制信號(hào)FDS可以被設(shè)置為使得每個(gè)可變延遲開關(guān)604-608中所有16個(gè)晶體管502A-502H和506A-506H都導(dǎo)通的邏輯狀態(tài)，從而開關(guān)604-608向它們?cè)谳敵?處的輸出時(shí)鐘信號(hào)提供它們的最小可編程延遲值。在該示例中，信號(hào)FDS設(shè)置開關(guān)604-608中的信號(hào)V1-V8和VB1-VB8的邏輯狀態(tài)?？刂菩盘?hào)FDS使得可變延遲開關(guān)604-608在DLL 200的操作期間保持在它們的最小可編程延遲值?？勺冄舆t電路600向輸出時(shí)鐘信號(hào)CLKOUT提供的相對(duì)于輸入時(shí)鐘信號(hào)CLKIN的延遲也可以通過改變CLKIN所采用的通過可變延遲開關(guān)601-608以生成CLKOUT的延遲路徑來進(jìn)行變化?？刂菩盘?hào)SELA、SELA#、SELB, SELB#和SELC的邏輯狀態(tài)控制CLKIN所采用的通過可變延遲開關(guān)601-608以生成CLKOUT的延遲路徑。變化控制信號(hào)SELA、SELA#、SELB.SELB#和SELC的邏輯狀態(tài)以改變CLKIN所采用的通過可變延遲開關(guān)601-608以生成CLKOUT的路徑。信號(hào)SELA#是信號(hào)SELA的邏輯反相，信號(hào)SELB#是信號(hào)SELB的邏輯反相。SELA, SELA#、SELB, SELB#和SELC信號(hào)響應(yīng)于解碼的控制信號(hào)而生成。這些解碼的控制信號(hào)響應(yīng)于來自計(jì)數(shù)器203的計(jì)數(shù)信號(hào)CT[1:Q]通過解碼器而生成。信號(hào)SELA被傳送至可變延遲開關(guān)601的選擇輸入S，信號(hào)SELA#被傳送至可變延遲開關(guān)603的選擇輸入S。當(dāng)信號(hào)SELA處于邏輯高狀態(tài)并且信號(hào)SELA#處于邏輯低狀態(tài)時(shí)，CLKIN通過可變延遲開關(guān)601從其IN輸入傳播至其O輸出，然后通過可變延遲開關(guān)602從其IN輸入傳播至其O輸出作為輸出時(shí)鐘信號(hào)CLKOUT。在該示例中，CLKIN不通過可變延遲開關(guān)603-608路由。信號(hào)SELB被傳送至可變延遲開關(guān)604的選擇輸入S，信號(hào)SELB#傳送至可變延遲開關(guān)606的選擇輸入S。當(dāng)信號(hào)SELA和SELB#處于邏輯低狀態(tài)并且信號(hào)SELA#和SELB處于邏輯高狀態(tài)時(shí)，CLKIN依次通過可變延遲開關(guān)603、604、605和602傳播來生成CLK0UT。CLKIN通過可變延遲開關(guān)603-605串行地從它們的IN輸 入傳播至它們的0輸出。在可變延遲開關(guān)605的0輸出處的時(shí)鐘信號(hào)然后通過可變延遲開關(guān)602從其S輸入傳播至其0輸出作為CLK0UT。在該示例中，CLKIN傳播通過具有可變延遲的兩個(gè)可變延遲開關(guān)602-603以及被編程為具有固定延遲的兩個(gè)延遲開關(guān)604-605。信號(hào)SELC被傳送至可變延遲開關(guān)607的選擇輸入S，并且電源電壓VCC (代表邏輯高狀態(tài))被傳送至可變延遲開關(guān)608的選擇輸入S。當(dāng)信號(hào)SELA和SELB處于邏輯低狀態(tài)并且信號(hào)SELA#、SELB#和SELC處于邏輯高狀態(tài)時(shí)，CLKIN依次通過可變延遲開關(guān)603、606、607、608、605和602傳播來生成CLKOUT。CLKIN通過可變延遲開關(guān)603和606-608串行地從它們的IN輸入傳播至它們的0輸出?？勺冄舆t開關(guān)608的0輸出處的時(shí)鐘信號(hào)然后通過可變延遲開關(guān)605從其S輸入傳播至其0輸出?？勺冄舆t開關(guān)605的0輸出處的時(shí)鐘信號(hào)然后通過可變延遲開關(guān)602從其S輸入傳播至其0輸出作為CLKOUT。在該示例中，CLKIN傳播通過具有可變延遲的兩個(gè)可變延遲開關(guān)602-603以及被編程為具有固定延遲的四個(gè)延遲開關(guān)605-608。上述SELA、SELA#、SELB, SELB#和SELC信號(hào)的每個(gè)可能組合都使得偶數(shù)個(gè)可變延遲開關(guān)位于CLKIN和CLKOUT之間的路徑中。結(jié)果，CLKOUT的邏輯狀態(tài)沒有相對(duì)于CLKIN的邏輯狀態(tài)反相?，F(xiàn)在描述電路600的操作的示例。最初，SELA處于邏輯高狀態(tài)，SELA#處于邏輯低狀態(tài)，CLKIN僅路由通過可變延遲開關(guān)601-602。為了增加可變延遲電路600的延遲，DLL200最初通過基于計(jì)數(shù)信號(hào)CT[1:Q]的格雷編碼值的改變來改變控制信號(hào)DCS [1:16]的邏輯狀態(tài)，從而增加可變延遲開關(guān)601-602的延遲。當(dāng)可變延遲開關(guān)601-602的延遲處于它們的最大值時(shí)，DLL 200使CLKIN重新路由通過開關(guān)603-605和602，如上所述，并且同時(shí)，DLL 200將開關(guān)602-603的延遲設(shè)置為它們的最小值。在一個(gè)實(shí)施例中，開關(guān)602的最大延遲減去開關(guān)602的最小延遲加上開關(guān)603的最大延遲減去開關(guān)603的最小延遲等于開關(guān)604-605的組合延遲，并且電路600的延遲在CLKIN重新路由通過開關(guān)603-605和602時(shí)不改變。隨后，DLL 200通過增加可變延遲開關(guān)602-603的延遲來增加電路600的延遲。DLL200通過基于計(jì)數(shù)信號(hào)CT [I: Q]的格雷編碼值的改變來改變DCS[1:16]的邏輯狀態(tài)，從而增加可變延遲開關(guān)602-603的延遲。當(dāng)可變延遲開關(guān)602-603正生成它們的最大延遲時(shí)，DLL200使CLKIN重新路由通過開關(guān)603、606-608、605和602，如上所述，并且同時(shí)，DLL 200將開關(guān)602-603的延遲設(shè)置為它們的最小值。在一個(gè)實(shí)施例中，開關(guān)602的最大延遲減去開關(guān)602的最小延遲加上開關(guān)603的最大延遲減去開關(guān)603的最小延遲等于開關(guān)607-608的組合延遲，并且電路600的延遲在CLKIN重新路由通過開關(guān)603、606-608、605和602時(shí)不改變。隨后，DLL 200再次通過增加可變延遲開關(guān)602-603的延遲增加電路600的延遲。因而，可變延遲電路600可以通過將輸入時(shí)鐘信號(hào)CLKIN重新路由通過不同延遲路徑來增加其在可變延遲開關(guān)的延遲之外的延遲。通過可變延遲電路600的不同延遲路徑可以支持對(duì)于DLL 200的輸入?yún)⒖紩r(shí)鐘信號(hào)INCK的不同頻率范圍。通過開關(guān)601-602的最短延遲路徑可以用于支持INCK中的高頻。通過開關(guān)603-605和602的延遲路徑可以用于支持INCK中的中間范圍的頻率。通過開關(guān)603、606-608、605和602的最長延遲路徑可以用于支持INCK中的最低頻率?？勺冄舆t電路600為DLL 200提供寬頻率范圍，而不必針對(duì)頻率重疊進(jìn)行設(shè)計(jì)。因而，可變延遲電路600為輸入時(shí)鐘信號(hào)INCK和CLKIN中的高頻提供快速固有路徑。對(duì)于INCK和CLKIN中的低頻，向CLKIN所采用的通過可變延遲電路600的路徑添加適當(dāng)數(shù)目的固定延遲級(jí)，如上所述。解碼器301根據(jù)需要?jiǎng)討B(tài)地添加固定延遲開關(guān)以為DLL200 提供一致的寬頻率范圍。通過調(diào)整可變延遲開關(guān)601-602的延遲，可變延遲電路600被設(shè)計(jì)用于INCK中所需的最高頻?？勺冄舆t電路600通過添加固定延遲開關(guān)來實(shí)現(xiàn)低頻操作。固定延遲開關(guān)與通過開關(guān)601-602的高頻延遲路徑并聯(lián)耦合。固定延遲開關(guān)不影響高頻路徑。可變延遲電路600僅需要足夠的靈活性來補(bǔ)償PVT漂移。通過調(diào)整CLKIN所采用的通過開關(guān)601-608的路徑來執(zhí)行頻率鎖定。下面的表I圖示了可變延遲電路600的操作。在該示例中，計(jì)數(shù)器203從0開始向上計(jì)數(shù)。表I所示的針對(duì)計(jì)數(shù)值0-8的示例延遲隨著開關(guān)601-602的延遲從它們的最小值增加到它們的最大值而出現(xiàn)。在計(jì)數(shù)值9處，DLL 200使CLKIN重新路由通過開關(guān)603-605和602，并且將開關(guān)602-603的延遲設(shè)定回它們的最小值。在表I中，簡寫ps指代皮秒，并且假設(shè)可變延遲開關(guān)601-603僅具有提供4個(gè)步長的4個(gè)晶體管502和4個(gè)晶體管506。每個(gè)步長添加IOps的附加延遲。同樣在表I中，第7列的每行中所示的總延遲是通過將來自該行的第二列至第六列的延遲加在一起得到的。在表I所示的示例中，固定延遲塊604-605中的每一個(gè)具有45ps的固定延遲。表I'l CT[1:Q] I可曼延遲@~^~可變延遲開關(guān)來自系徑變化"]~總延遠(yuǎn)~ 的值601/603__602 _ 的固定延遲
最小可變最小可變
030 psOps30 psOpsOps60 ps
130 psIOps30 psO psOps70 ps
230 ps20 ps30 psOpsOps80 ps
330 ps30 ps30 psOpsOps90 ps
430 ps40 ps30 psOpsOpsIOOps
530 ps40 ps30 psIOpsOpsIlOps
630 ps40 ps30 ps20 psOps120 ps
730 ps40 ps30 ps30 ps0 ps130 ps
830 ps40 p s30 ps40 psOps140 ps
930 psOps30 psOps90 ps150 ps
1030 psIOps30 psOps90 ps160 ps
1130 ps20 ps30 psOps90 ps170 ps由于計(jì)數(shù)信號(hào)CT[1:Q]是經(jīng)格雷編碼的，所以計(jì)數(shù)信號(hào)CT[1:Q]的值的每次遞增和遞減都僅造成控制可變延遲電路600的延遲的控制信號(hào)DCS[1:16]中改變I位。響應(yīng)于DCS[1:16]控制信號(hào)中的位的每次改變，僅耦合在CLKIN延遲路徑中的可變延遲開關(guān)之一改變其延遲。當(dāng)計(jì)數(shù)信號(hào)的值為9時(shí)，可變延遲電路600改變CLKIN的路徑并且將開關(guān)602的延遲減少到其最小值，這依賴于定時(shí)延遲可以在CLKOUT中引入抖動(dòng)。為了減少在CLKOUT中的抖動(dòng)，電路600僅當(dāng)CLKIN和CLKOUT信號(hào)都具有穩(wěn)定邏輯狀態(tài)時(shí)在不同延遲路徑之間切換。當(dāng)CLKIN和CLKOUT都具有穩(wěn)定邏輯狀態(tài)時(shí)，沒有附加的抖動(dòng)引入到CLKOUT中，因?yàn)椴淮嬖诖┻^可以受到電路600的變化延遲影響的電路600的邊沿躍遷。圖7圖示了根據(jù)本發(fā)明實(shí)施例的可以用來生成信號(hào)SELA、SELA#、SELB, SELB#和SELC的寄存器的示例。圖7圖示了三個(gè)觸發(fā)器701-703。每個(gè)延遲電路201A-201H具有單獨(dú)的觸發(fā)器701-703的集合。觸發(fā)器701-703防止可變延遲電路600在CLKIN的延遲路徑改變時(shí)生成輸出時(shí)鐘信號(hào)CLKOUT中的毛刺(glitch)。結(jié)果，觸發(fā)器701-703減少CLKOUT中的抖動(dòng)。每個(gè)觸發(fā)器701-703都包括D輸入、時(shí)鐘輸入、置位輸入、Q輸出和反向0輸出?？刂菩盘?hào)DCSX、DCSY和DCSZ分別被傳送至觸發(fā)器701、702和703的D輸入。控制信號(hào)DCSX、DCSY和DCSZ由解碼器基于計(jì)數(shù)信號(hào)CT [I: Q]的格雷編碼值生成?？勺冄舆t電路600的輸出時(shí)鐘信號(hào)CLKOUT被傳送至觸發(fā)器701-703的時(shí)鐘輸入。復(fù)位信號(hào)被傳送至觸發(fā)器701-703的置位輸入。觸發(fā)器701-703在它們的Q輸出處分別生成輸出信號(hào)SELA、SELB和SELC。觸發(fā)器701-703在它們的反相。輸出處分別生成輸出信號(hào)SELA#、SELBI^P SELC#。信號(hào)SELA#、SELB#和SELC#分別為信號(hào)SELA、SELB和SELC的邏輯反相。響應(yīng)于輸出時(shí)鐘信號(hào)CLKOUT的上升沿，觸發(fā)器701-703將DCSX、DCSY和DCSZ信號(hào)的邏輯狀態(tài)分別存儲(chǔ)為在它們Q輸出處的信號(hào)SELA、SELB和SELC。結(jié)果，信號(hào)SELA、SELB、SELC、SELA#、SELB#和SELC#僅在CLKIN的上升沿已經(jīng)傳播通過可變延遲電路600以引起CLKOUT的上升沿之后改變狀態(tài)。圖8是圖示了可變延遲電路600的輸入時(shí)鐘信號(hào)CLKIN和輸出時(shí)鐘信號(hào)CLKOUT的示例的定時(shí)圖。如圖8所示，CLKIN和CLKOUT中的上升沿分開可變延遲電路600的延遲。CLKOUT的上升沿與CLKIN的下一下降沿之間的時(shí)間被稱為定時(shí)裕量。定時(shí)裕量 在CLKIN的下一邊沿之前為觸發(fā)器701-703改變SELA、SELB, SELC, SELA#和SELB#信號(hào)的邏輯狀態(tài)以及電路600改變CLKIN通過開關(guān)601-608的路徑提供充足時(shí)間。結(jié)果，電路600在CLKIN和CLKOUT具有穩(wěn)定邏輯狀態(tài)時(shí)改變CLKIN通過開關(guān)601-608的路徑從而防止引起CLKOUT中的毛刺。圖9圖示了根據(jù)本發(fā)明實(shí)施例的可變延遲電路900的示例?？勺冄舆t電路900是圖2所示每個(gè)IX延遲電路元件201A-201H的示例。因而,在一個(gè)實(shí)施例中，每個(gè)IX延遲電路元件201A-201H包括可變延遲電路900的電路系統(tǒng)。根據(jù)另一實(shí)施例，可變延遲電路900可以用在鎖相環(huán)(PLL)電路中的環(huán)形振蕩器中?？勺冄舆t電路900包括10個(gè)可變延遲開關(guān)901-910。圖4至圖5所示的可變延遲開關(guān)電路400是用于每個(gè)可變延遲開關(guān)901-910的示例性電路架構(gòu)。由于可變延遲開關(guān)901-910具有相同的電路架構(gòu)，所以工藝差異對(duì)于開關(guān)901-910的延遲具有相同的影響。可變延遲電路900將輸入時(shí)鐘信號(hào)CLKIN延遲以生成輸出時(shí)鐘信號(hào)CLKOUT。由解碼器生成的八個(gè)解碼的控制信號(hào)DCS[1:8]控制可變延遲開關(guān)901和903的延遲。由解碼器生成的八個(gè)解碼的控制信號(hào)DCS[9:16]控制可變延遲開關(guān)902的延遲。由解碼器生成的八個(gè)解碼的控制信號(hào)DCS [17:24]控制可變延遲開關(guān)907的延遲。由解碼器生成的八個(gè)解碼的控制信號(hào)DCS[25:32]控制可變延遲開關(guān)908的延遲。可變延遲開關(guān)901-903和907-908的延遲基于解碼的控制信號(hào)DCS [1:32]的改變而變化。解碼的控制信號(hào)DCS[1:32]基于計(jì)數(shù)信號(hào)CT[1:Q]的解碼值而生成。例如通過將可變延遲開關(guān)中的電流饑餓型反相器402中的晶體管502A-502H和506A-506H中的更多個(gè)導(dǎo)通或截止，解碼的控制信號(hào)DCS[1:32]響應(yīng)于來自計(jì)數(shù)器203的計(jì)數(shù)信號(hào)CT[I:Q]的邏輯狀態(tài)的每次改變而變化可變延遲開關(guān)901-903和907-908之一的延遲。固定延遲控制信號(hào)FDS被傳送至可變延遲開關(guān)904-906和909-910的輸入，如圖9所示。在DLL 200操作期間，固定延遲控制信號(hào)FDS被設(shè)置為不變化的恒定邏輯狀態(tài)。固定延遲控制信號(hào)FDS使得可變延遲開關(guān)904-906和909-910的延遲被設(shè)置為它們的最小可編程延遲值。例如，固定延遲控制信號(hào)FDS可以被設(shè)置為使得所有晶體管502A-502H和506A-506H導(dǎo)通的邏輯狀態(tài)，從而使得可變延遲開關(guān)904-906和909-910向它們?cè)谳敵?處的輸出時(shí)鐘信號(hào)提供它們的最小可編程延遲值?？刂菩盘?hào)FDS使得可變延遲開關(guān)904-906和909-910在DLL 200的操作期間保持在它們的最小可編程延遲值。通過改變CLKIN所采用的通過可變延遲開關(guān)901-910以生成CLKOUT的延遲路徑可以變化可變延遲電路900提供給輸出時(shí)鐘信號(hào)CLKOUT的相對(duì)于輸入時(shí)鐘信號(hào)CLKIN的延遲。選擇信號(hào)SELA、SELA#、SELB, SELB#和SELC的邏輯狀態(tài)控制CLKIN所采用的通過可變延遲開關(guān)901-910以生成CLKOUT的延遲路徑。選擇信號(hào)SELA、SELA#、SELB, SELB#和SELC的邏輯狀態(tài)變化以改變CLKIN所采用的通過可變延遲開關(guān)901-910以生成CLKOUT的
延遲路徑。選擇信號(hào)SELA被傳送至可變延遲開關(guān)901的S輸入，并且選擇信號(hào)SELA#傳送至可變延遲開關(guān)903的S輸入。當(dāng)SELA處于邏輯高狀態(tài)并且SELA#處于邏輯低狀態(tài)時(shí)，CLKIN被路由通過具有可變延遲的兩個(gè)可變延遲開關(guān)901-902以生成CLK0UT。通過基于計(jì)數(shù)信號(hào)CT[1:Q]的改變來變化開關(guān)901-902的延遲，從而變化電路900的延遲。選擇信號(hào)SELB被傳送至可變延遲開關(guān)904的S輸入，選擇信號(hào)SELB#被傳送至可 變延遲開關(guān)906的S輸入。當(dāng)可變延遲開關(guān)901-902的延遲都達(dá)到它們的最大值時(shí)，DLL200將SELA改變?yōu)檫壿嫷蜖顟B(tài)，將SELA#改變?yōu)檫壿嫺郀顟B(tài)，將SELB改變?yōu)檫壿嫺郀顟B(tài)，并且將SELB#改變?yōu)檫壿嫷蜖顟B(tài)，從而提供電路900的延遲中的附加增加。當(dāng)SELA處于邏輯低狀態(tài)、SELA#處于邏輯高狀態(tài)、SELB處于邏輯高狀態(tài)且SELB#處于邏輯低狀態(tài)時(shí)，CLKIN被路由依次通過可變延遲開關(guān)903、904、905和902從而生成CLKOUT。因而，CLKIN被路由通過具有可變延遲的兩個(gè)可變延遲開關(guān)以及被編程為具有固定延遲的兩個(gè)可變延遲開關(guān)。將開關(guān)902-903的延遲設(shè)定為它們的最小值，然后通過基于計(jì)數(shù)信號(hào)CT[1:Q]的改變來增加開關(guān)902-903的延遲從而增加電路900的延遲。選擇信號(hào)SELC被傳送至可變延遲開關(guān)909的S輸入，并且電源電壓VCC傳送至可變延遲開關(guān)907-908和910的S輸入。當(dāng)可變延遲開關(guān)902-903的延遲都達(dá)到它們的最大值時(shí)，DLL 200將SELB改變?yōu)檫壿嫷蜖顟B(tài)、將SELB#改變?yōu)檫壿嫺郀顟B(tài)并且將SELC改變?yōu)檫壿嫺郀顟B(tài)，從而提供電路900的延遲中的附加增加。當(dāng)SELA處于邏輯低狀態(tài)、SELA#處于邏輯高狀態(tài)、SELB處于邏輯低狀態(tài)、SELB#處于邏輯高狀態(tài)且SELC處于邏輯高狀態(tài)時(shí)，CLKIN被路由依次通過可變延遲開關(guān)903、906、907、908、909、910、905和902從而生成CLKOUT。因而，CLKIN被路由通過具有可變延遲的四個(gè)可變延遲開關(guān)以及被編程為具有固定延遲的四個(gè)可變延遲開關(guān)。此外，將開關(guān)902-903和907-908的延遲設(shè)定為它們的最小延遲。然后通過基于計(jì)數(shù)信號(hào)CT[1:Q]的改變來增加開關(guān)902-903和907-908的延遲從而增加電路900的延遲。根據(jù)可變延遲電路的另一實(shí)施例，CLKIN通過可變延遲電路的路徑可以被重新路由通過具有可變延遲的6個(gè)可變延遲開關(guān)以及被編程為具有固定延遲的6個(gè)可變延遲開關(guān)。在可變延遲電路的又一實(shí)施例中，CLKIN通過可變延遲電路的路徑可以被重新路由通過具有可變延遲的8個(gè)可變延遲開關(guān)以及被編程為具有固定延遲的8個(gè)可變延遲開關(guān)。在雙數(shù)據(jù)速率(DDR)存儲(chǔ)器系統(tǒng)中，響應(yīng)于周期時(shí)鐘信號(hào)的上升沿和下降沿對(duì)輸入數(shù)據(jù)進(jìn)行采樣。周期時(shí)鐘信號(hào)通常具有50%的占空比。由于時(shí)鐘信號(hào)傳播通過延遲鎖定環(huán)(DLL)電路中的延遲鏈，所以時(shí)鐘信號(hào)可以積累占空比失真(DCD)。DCD可能是由例如耦合在一起形成延遲鏈的各個(gè)延遲電路元件內(nèi)的上拉電流和下拉電流之間的差異引起的。DCD使得時(shí)鐘信號(hào)的占空比從理想值變化。例如，傳播通過DLL中的延遲鏈的時(shí)鐘信號(hào)的占空比可以從50%變化。圖IOA圖示了當(dāng)時(shí)鐘信號(hào)傳播通過DLL中的延遲鏈時(shí)該時(shí)鐘信號(hào)如何會(huì)積累占空比失真的示例。在圖IOA的左側(cè)上示出的輸入時(shí)鐘信號(hào)具有50%的占空比并且沒有占空比失真(DOT)。圖IOA中心處的每個(gè)向上指示的箭頭代表在延遲鏈中的8個(gè)延遲電路元件之一的輸入處的輸入時(shí)鐘信號(hào)的上升沿。延遲鏈中的每個(gè)延遲電路元件是非反相的。因而，延遲鏈中的每個(gè)延遲電路元件不使其輸出時(shí)鐘信號(hào)相對(duì)于其輸入時(shí)鐘信號(hào)反相。結(jié)果，隨著輸入時(shí)鐘信號(hào)傳播通過延遲鏈中的延遲電路元件，D⑶在輸入時(shí)鐘信號(hào)中積累。延遲鏈的所得輸出時(shí)鐘信號(hào)具有大量積累的DCD，如在圖IOA的右側(cè)上示出的那樣。圖IOB圖示了根據(jù)本發(fā)明實(shí)施例的具有偶數(shù)個(gè)反相延遲電路元件的DLL中的延遲鏈如何減少傳播通過該延遲鏈的時(shí)鐘信號(hào)中的占空比失真的示例。圖IOA的左側(cè)示出的輸入時(shí)鐘信號(hào)具有50%的占空比并且沒有占空比失真(D⑶)。圖IOB的中心處的向上和向下指示的箭頭分別代表輸入時(shí)鐘信號(hào)的上升沿和下降沿。這些箭頭中的每個(gè)箭頭代表在延遲鏈中的8個(gè)延遲電路元件之一的輸入處的輸入時(shí)鐘信號(hào)的邊沿。在參照?qǐng)DIOB所述的示例中，延遲鏈中的每個(gè)延遲電路元件是反相的。結(jié)果,輸入 時(shí)鐘信號(hào)的每次躍遷隨著該躍遷傳播通過延遲鏈中的延遲電路元件而在上升沿和下降沿之間交替，如圖IOB中由交替的上箭頭和下箭頭所代表的那樣。由于延遲鏈中的每個(gè)延遲電路元件反相,所以輸入時(shí)鐘信號(hào)中通過一個(gè)延遲電路元件的上升沿變?yōu)橥ㄟ^延遲鏈中的下一延遲電路元件的下降沿。具有反相延遲電路元件的延遲鏈對(duì)時(shí)鐘信號(hào)中的高脈沖和低脈沖之間的占空比失真(DCD)進(jìn)行平均。該延遲鏈的所得輸出時(shí)鐘信號(hào)與圖IOA中示出的輸出時(shí)鐘信號(hào)相比，具有如在圖IOB的右側(cè)上示出的少得多的DCD。如果延遲鏈具有偶數(shù)個(gè)延遲電路元件，則輸出時(shí)鐘信號(hào)中的躍遷具有與輸入時(shí)鐘信號(hào)中的對(duì)應(yīng)躍遷相同的極性。圖4和圖5所示的可變延遲開關(guān)電路400是可以用來實(shí)現(xiàn)對(duì)傳播通過延遲鏈的時(shí)鐘信號(hào)中的DCD進(jìn)行平均的延遲鏈的反相延遲電路元件的示例?？梢詫⑴紨?shù)個(gè)可變延遲開關(guān)電路400耦合在一起來形成如圖2、圖6和圖9所示且上面結(jié)合圖2、圖6和圖9描述的延遲鏈。圖11圖示了根據(jù)本發(fā)明實(shí)施例的可以用于減少傳播通過延遲鏈的時(shí)鐘信號(hào)的占空比失真的延遲鎖定環(huán)(DLL)中的延遲鏈的延遲電路元件的一部分?？勺冄舆t開關(guān)1101和1102可以例如分別為圖6所示的可變延遲電路600中的可變延遲開關(guān)601和602。備選地，可變延遲開關(guān)1101和1102可以分別為圖9所示的可變延遲電路900中的可變延遲開關(guān)901和902。可變延遲開關(guān)1101-1102將周期輸入時(shí)鐘信號(hào)CLKIN延遲從而生成周期輸出時(shí)鐘信號(hào)CLKOUT?？勺冄舆t開關(guān)1101接收解碼的控制信號(hào)A1、A2、A3和A4，并且可變延遲開關(guān)1102接收解碼的控制信號(hào)B1、B2、B3和B4?？刂菩盘?hào)A1-A4分別控制可變延遲開關(guān)1101內(nèi)的電流饑餓型反相器402中的4個(gè)p溝道晶體管502A-502D以及4個(gè)n溝道晶體管506A-506D的導(dǎo)通狀態(tài)。控制信號(hào)B1-B4分別控制可變延遲開關(guān)1102內(nèi)的電流饑餓型反相器402中的4個(gè)p溝道晶體管502A-502D以及4個(gè)n溝道晶體管506A-506D的導(dǎo)通狀態(tài)。這里將具有4個(gè)晶體管502和4個(gè)晶體管506的可變延遲開關(guān)1101-1102僅作為示例描述。可變延遲開關(guān)1101-1102可以具有任意數(shù)目的晶體管502和506。下面的表2示出用來生成信號(hào)A1-A4和B1-B4的解碼方案如何影響添加到傳播通過可變延遲開關(guān)1101-1102的時(shí)鐘信號(hào)的占空比失真的示例。在表2中，INT是指當(dāng)對(duì)應(yīng)可變延遲開關(guān)(VDS) 1101或1102中的所有可變晶體管502和506截止時(shí)時(shí)鐘信號(hào)的上升沿和下降沿之間的固有占空比失真(DCD)。此外，在表2中，D是指響應(yīng)于一個(gè)p溝道晶體管502和一個(gè)n溝道晶體管506導(dǎo)通而在時(shí)鐘信號(hào)的上升沿和下降沿之間添加的附加的占空比失真 ⑶)。表2中的計(jì)數(shù)值是由計(jì)數(shù)器203生成的計(jì)數(shù)信號(hào)CT[1:Q]的十進(jìn)制值。表2
解碼方案A Iclk0utI 解碼方案BCLKOUT值中的中的_VDS1101 VDS1102 DCD VDS1101 VDSl 102 DCD
0MINMININTMINMININT 1AlMINDAlMIND
2Al A2MIN2DAlBIINT
3Al Al A3MIN3DAl AlBID
4A1A2A3MIN4DAl AlBI B2INT
A4
5A1A2A3BI3DAl A2 A3BI B2D
A4
6A1A2 A3 BI B22DAl A2 A3 BI B2 B3INT
A4
7A1A2 A3 B1B2B3IDA1A2 A3 B1B2B3D
A4A4
8A1A2 A3 BI B2B3B4 INT A1A2 A3 BI B2B3B4 INT
A4A4參照表2，當(dāng)在可變延遲開關(guān)(VDS) 1101下的列中顯示MIN時(shí)，VDS 1101中的所有晶體管502A-502D和506A-506D都截止。當(dāng)在可變延遲開關(guān)1101下的列中顯示Al時(shí)，一個(gè)晶體管502A導(dǎo)通，一個(gè)晶體管506A導(dǎo)通，并且其余晶體管502B-502D和506B-506D截止。當(dāng)在可變延遲開關(guān)1101下的列中顯示Al A2時(shí)，兩個(gè)晶體管502A-502B導(dǎo)通，兩個(gè)晶體管506A-506B導(dǎo)通，并且其余晶體管502C-502D和506C-506D截止。當(dāng)在可變延遲開關(guān)1101下的列中顯示Al A2 A3時(shí)，三個(gè)晶體管502A-502C導(dǎo)通，三個(gè)晶體管506A-506C導(dǎo)通，并且其余晶體管502D和506D截止。當(dāng)在可變延遲開關(guān)1101下的列中顯示Al A2 A3 A4時(shí)，所有四個(gè)晶體管502A-502D導(dǎo)通，并且所有四個(gè)晶體管506A-506D導(dǎo)通。同樣參照表2，當(dāng)在可變延遲開關(guān)(VDS) 1102下的列中顯示MIN時(shí)，VDS 1102中的所有晶體管502A-502D和506A-506D都截止。當(dāng)在可變延遲開關(guān)1102下的列中顯示BI時(shí)，晶體管502A導(dǎo)通，晶體管506A導(dǎo)通，并且其余晶體管502B-502D和506B-506D截止。當(dāng)在可變延遲開關(guān)1102下的列中顯示BI B2時(shí)，兩個(gè)晶體管502A-502B導(dǎo)通，兩個(gè)晶體管506A-506B導(dǎo)通，并且其余晶體管502C-502D和506C-506D截止。當(dāng)在可變延遲開關(guān)1102下的列中顯示BI B2 B3時(shí)，三個(gè)晶體管502A-502C導(dǎo)通，三個(gè)晶體管506A-506C導(dǎo)通，并且其余晶體管502D和506D截止。當(dāng)在可變延遲開關(guān)1102下的列中顯示BI B2 B3 B4時(shí)，所有四個(gè)晶體管502A-502D導(dǎo)通，并且所有四個(gè)晶體管506A-506D導(dǎo)通。
表2示出稱為解碼方案A和解碼方案B的兩種解碼方案。在解碼方案A中，VDS1101和VDS 1102都是反相開關(guān)。在解碼方案A中，計(jì)數(shù)值從0到4的每次增加使得VDS1101中的晶體管502A-502D和506A-506D的附加的對(duì)導(dǎo)通。隨著計(jì)數(shù)值從0增加到4，CLKOUT中的D⑶從INT增加到4D。由解碼方案A造成的CLKOUT中的D⑶的連續(xù)增加在圖12A中圖形化地示出。計(jì)數(shù)值從4到8的每次增加使得VDS 1102中的晶體管502A-502D和506A-506D的附加的對(duì)導(dǎo)通。隨著計(jì)數(shù)值從4增加到8，CLK0UT中的D⑶從4D減少到INT。在解碼方案B中，VDS 1101和VDS 1102都是反相開關(guān)。在解碼方案B中，隨著計(jì)數(shù)值從0增加到8，在交替的可變延遲開關(guān)1101-1102中將晶體管502和506對(duì)導(dǎo)通。例如，響應(yīng)于計(jì)數(shù)值從0增加至Ij I (Al)，VDS 1101中的晶體管502A和506A導(dǎo)通，并且CLKOUT中的D⑶從INT變到D。響應(yīng)于計(jì)數(shù)值從I增加到2(B1)，VDS 1102中的晶體管502A和506A導(dǎo)通，并且CLKOUT中的DCD從D變到INT。響應(yīng)于計(jì)數(shù)值從2增加到3 (Al A2)，VDS1101中的晶體管502B和506B導(dǎo)通，并且CLKOUT中的D⑶從INT變到D。響應(yīng) 于計(jì)數(shù)值從3增加到4 (BI B2)，VDS 1102中的晶體管502B和506B導(dǎo)通，并且CLKOUT中的DCD從D變到 INT。在計(jì)數(shù)值的每次增加之后，在不同的可變延遲開關(guān)中的附加晶體管502和506被選擇導(dǎo)通。結(jié)果，CLKOUT中的D⑶響應(yīng)于計(jì)數(shù)值中的每次改變而在INT和D之間變化。在解碼方案B中，DCD在計(jì)數(shù)值的附加增加之后沒有積累。圖12B圖形化地示出了根據(jù)本發(fā)明實(shí)施例的在使用解碼方案B的理想DLL中的CLKOUT中的D⑶如何在INT和D之間變化。實(shí)踐中，作為例如可變延遲開關(guān)1101-1102中的晶體管502和506中的失配的結(jié)果，CLKOUT中的D⑶在計(jì)數(shù)值增加到2以上之后可以增加到INT以上或者降低到D以下。然而，與解碼方案A相比，解碼方案B提供可變延遲開關(guān)1101-1102的輸出時(shí)鐘信號(hào)CLKOUT中的占空比失真(DCD)的顯著減少。在圖12A至圖12B中，也示出了 CLKOUT的平均固有ECD。圖13是可以包括本發(fā)明的各個(gè)方面的現(xiàn)場(chǎng)可編程門陣列(FPGA) 1300的簡化局部框圖。FPGA 1300只是可以包括本發(fā)明特征的集成電路的一個(gè)示例。本發(fā)明的實(shí)施例可以用在各種類型的集成電路中，諸如現(xiàn)場(chǎng)可編程門陣列(FPGA)、可編程邏輯器件(PLD)、復(fù)雜可編程邏輯器件(CPLD)、可編程邏輯陣列(PLA)、專用集成電路(ASIC)、通用處理器、中央處理單元(CPU)、數(shù)字信號(hào)處理器、控制器集成電路、存儲(chǔ)器集成電路、模擬集成電路和數(shù)字集成電路。FPGA 1300包括通過具有可變長度和速度的互連導(dǎo)體的列和行網(wǎng)絡(luò)互連的可編程邏輯陣列塊(或LAB) 1302的二維陣列。LAB 1302包括多個(gè)(例如10個(gè))邏輯元件(或LE)。LE是提供用戶定義的邏輯功能的有效實(shí)現(xiàn)的可編程邏輯電路塊。FPGA具有可以配置為實(shí)現(xiàn)各種組合功能和次序功能的各種邏輯元件。邏輯元件有權(quán)訪問可編程互連結(jié)構(gòu)?？删幊袒ミB結(jié)構(gòu)可以被編程用于以幾乎任何期望配置來互連邏輯元件。FPGA 1300還包括分布式存儲(chǔ)器結(jié)構(gòu)，該結(jié)構(gòu)包括在整個(gè)陣列中提供的具有可變尺寸的隨機(jī)訪問存儲(chǔ)器(RAM)塊。RAM塊例如包括塊1304、塊1306和塊1308。這些存儲(chǔ)器塊還可以包括移位寄存器和先入先出(FIFO)緩沖器。FPGA 1300進(jìn)一步包括可以實(shí)現(xiàn)例如具有加法或減法特征的乘法器的數(shù)字信號(hào)處理(DSP)塊1310。在本示例中，位于芯片外圍周圍的輸入/輸出元件(IOE) 1312支持各種單端和差分輸入/輸出標(biāo)準(zhǔn)。IOE 1312耦合到引腳。每個(gè)引腳是FPGA的外部端子。將理解到的是，這里描述FPGA 1300僅用于說明性目的，并且本發(fā)明可以在許多不同類型的集成電路中實(shí)現(xiàn)。本發(fā)明還可以實(shí)現(xiàn)在具有FPGA作為若干組件之一的系統(tǒng)中。圖14示出可以實(shí)施本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)1400的框圖。系統(tǒng)1400可以為編程的數(shù)字計(jì)算機(jī)系統(tǒng)、數(shù)字信號(hào)處理系統(tǒng)、專用數(shù)字交換網(wǎng)絡(luò)或其它處理系統(tǒng)。此外，這種系統(tǒng)可以設(shè)計(jì)用于各種各樣的應(yīng)用，諸如電信系統(tǒng)、自動(dòng)化系統(tǒng)、控制系統(tǒng)、消費(fèi)電子、個(gè)人計(jì)算機(jī)、因特網(wǎng)通信和網(wǎng)絡(luò)連接等。此外，系統(tǒng)1400可以被提供在單個(gè)板上、提供在多個(gè)板上或者提供在多個(gè)殼體內(nèi)。系統(tǒng)1400包括通過一個(gè)或多個(gè)總線互連在一起的處理單元1402、存儲(chǔ)器單元 1404和輸入/輸出(I/O)單元1406。根據(jù)本示例性實(shí)施例，F(xiàn)PGA 1408嵌入在處理單元1402中。FPGA 1408在圖14的系統(tǒng)內(nèi)可以用于許多不同的目的。FPGA 1408例如可以為處理單元1402的支持其內(nèi)部操作和外部操作的邏輯構(gòu)建塊。FPGA 1408可編程為實(shí)現(xiàn)實(shí)施其在系統(tǒng)操作中的特定角色所需的邏輯功能。FPGA1408可以通過連接1410專門耦合到存儲(chǔ)器1404，并且通過連接1412專門耦合到I/O單元1406。處理單元1402可以將數(shù)據(jù)引導(dǎo)到適當(dāng)?shù)挠糜谔幚砘虼鎯?chǔ)的系統(tǒng)組件、執(zhí)行存儲(chǔ)器1404中存儲(chǔ)的程序、經(jīng)由I/O單元1406接收和發(fā)射數(shù)據(jù)或其它類似功能。處理單元1402可以為中央處理單元(CPU)、微處理器、浮點(diǎn)協(xié)處理器、圖形協(xié)處理器、硬件控制器、微控制器、被編程用作控制器的現(xiàn)場(chǎng)可編程門陣列、網(wǎng)絡(luò)控制器或者任何類型的處理器或控制器。此外，在許多實(shí)施例中，通常不需要存在CPU。例如，代替CPU，一個(gè)或多個(gè)FPGA 1408可以控制系統(tǒng)的邏輯操作。作為另一示例，F(xiàn)PGA 1408用作可重新配置處理器，該處理器可以根據(jù)需要被重新編程用于操縱特定計(jì)算任務(wù)。備選地，F(xiàn)PGA1408本身可以包括內(nèi)嵌式微處理器。存儲(chǔ)器單元1404可以為隨機(jī)訪問存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、固定或軟盤介質(zhì)、快閃存儲(chǔ)器、磁帶或任何其它存儲(chǔ)裝置或者這些存儲(chǔ)裝置的任何組合。出于圖示和描述的目的，呈現(xiàn)了前面對(duì)本發(fā)明的示例性實(shí)施例的描述。前面的描述并不旨在于窮盡或者將本發(fā)明限于這里公開的示例。在一些情況下，本發(fā)明的特征可以在不對(duì)應(yīng)使用所闡述的其它特征的情況下實(shí)施。在不脫離本發(fā)明的精神的情況下，可以在上述教導(dǎo)下進(jìn)行各種修改、替換和變型。
權(quán)利要求
1.一種反饋環(huán)電路，包括 相位檢測(cè)器，可操作為基于延遲的周期信號(hào)生成輸出信號(hào)；以及 延遲電路，耦合在可操作為使所述延遲的周期信號(hào)延遲的延遲鏈中，其中所述延遲電路中的每個(gè)延遲電路都包括可變延遲塊和固定延遲塊，所述可變延遲塊和固定延遲塊耦合為形成用于輸入信號(hào)通過所述延遲電路以生成延遲的輸出信號(hào)的至少兩個(gè)延遲路徑，其中所述延遲電路中的所述可變延遲塊的延遲基于所述相位檢測(cè)器的輸出信號(hào)而變化，其中所述延遲電路可操作為在所述反饋環(huán)電路的操作期間基于所述相位檢測(cè)器的輸出信號(hào)，將所述輸入信號(hào)重新路由通過所述至少兩個(gè)延遲路徑中的不同路徑以生成所述延遲的輸出信號(hào)，并且其中每個(gè)所述可變延遲塊和每個(gè)所述固定延遲塊將接收信號(hào)反相以生成反相信號(hào)。
2.根據(jù)權(quán)利要求I所述的反饋環(huán)電路，還包括 控制電路，可操作為基于所述相位檢測(cè)器的輸出信號(hào)生成用于控制所述可變延遲塊的延遲的控制信號(hào)，其中所述控制信號(hào)激活所述可變延遲塊以向所述延遲的周期信號(hào)添加延遲，以用于在所述可變延遲塊之中對(duì)所述延遲的周期信號(hào)的占空比失真進(jìn)行平均。
3.根據(jù)權(quán)利要求I所述的反饋環(huán)電路，其中所述可變延遲塊和所述固定延遲塊均包括邏輯門、耦合到所述邏輯門的輸出的電流饑餓型反相器以及耦合到所述電流饑餓型反相器的輸出的反相器。
4.根據(jù)權(quán)利要求I所述的反饋環(huán)電路，其中所述反饋環(huán)電路為延遲鎖定環(huán)。
5.根據(jù)權(quán)利要求I所述的反饋環(huán)電路，其中所述可變延遲塊和所述固定延遲塊均包括電流饑餓型反相器電路，并且其中所述固定延遲塊中的可變延遲晶體管保持導(dǎo)通。
6.根據(jù)權(quán)利要求5所述的反饋環(huán)電路，還包括 控制電路，可操作為基于所述相位檢測(cè)器的輸出信號(hào)生成用于控制所述可變延遲塊的延遲的控制信號(hào)，其中所述控制信號(hào)被解碼以導(dǎo)通所述可變延遲塊的交替的可變延遲塊中的可變延遲晶體管，從而對(duì)所述延遲的周期信號(hào)的相位提供附加延遲。
7.根據(jù)權(quán)利要求I所述的反饋環(huán)電路，其中所述延遲鏈中的所述可變延遲塊和所述固定延遲塊的總數(shù)為偶數(shù)。
8.根據(jù)權(quán)利要求I所述的反饋環(huán)電路，其中所述可變延遲塊和所述固定延遲塊均具有耦合為接收選擇信號(hào)的第一輸入和耦合為接收所述輸入信號(hào)的第二輸入，并且其中所述選擇信號(hào)用于選擇所述至少兩個(gè)延遲路徑中的延遲路徑。
9.一種反饋環(huán)電路，包括 相位檢測(cè)器，可操作為響應(yīng)于延遲的周期信號(hào)生成輸出信號(hào)； 延遲線，包括串聯(lián)耦合的可操作為使周期信號(hào)延遲的延遲電路，從而對(duì)所述延遲的周期信號(hào)提供延遲，其中所述延遲電路中的每個(gè)延遲電路包括可調(diào)延遲塊，并且其中所述可調(diào)延遲塊均使接收信號(hào)反相從而生成反相信號(hào)；以及 控制電路，可操作為基于所述相位檢測(cè)器的輸出信號(hào)生成用于控制所述可調(diào)延遲塊的延遲的控制信號(hào)，其中所述控制信號(hào)激活所述可調(diào)延遲塊以向所述延遲的周期信號(hào)添加延遲，用于在所述可調(diào)延遲塊之中對(duì)所述延遲的周期信號(hào)的占空比失真進(jìn)行平均。
10.根據(jù)權(quán)利要求9所述的反饋環(huán)電路，其中所述延遲電路可配置為通過穿過所述可調(diào)延遲塊的至少兩個(gè)不同延遲路徑中的任ー個(gè)提供輸入信號(hào)以生成延遲的輸出信號(hào)，其中第一組所述可調(diào)延遲塊的延遲基于第一組所述控制信號(hào)而變化，并且其中第二組所述可調(diào)延遲塊的延遲響應(yīng)于由所述反饋環(huán)電路的操作產(chǎn)生的固定延遲信號(hào)而保持不變。
11.根據(jù)權(quán)利要求10所述的反饋環(huán)電路，其中所述延遲電路可操作為響應(yīng)于第二組所述控制信號(hào)而將所述輸入信號(hào)重新路由通過所述至少兩個(gè)不同延遲路徑中的不同路徑以生成所述延遲的輸出信號(hào)。
12.根據(jù)權(quán)利要求9所述的反饋環(huán)電路，其中所述可調(diào)延遲塊均包括邏輯門、耦合到所述邏輯門的輸出的電流饑餓型反相器以及耦合到所述電流饑餓型反相器的輸出的反相器。
13.根據(jù)權(quán)利要求12所述的反饋環(huán)電路，其中所述控制信號(hào)被解碼以導(dǎo)通所述可調(diào)延遲塊中的交替的可調(diào)延遲塊中的所述電流饑餓型反相器中的可變延遲晶體管，從而對(duì)所述延遲的周期信號(hào)的相位提供附加延遲。
14.根據(jù)權(quán)利要求9所述的反饋環(huán)電路，其中所述延遲線中的可調(diào)延遲塊的總數(shù)為偶數(shù)。
15.根據(jù)權(quán)利要求10所述的反饋環(huán)電路，其中所述可調(diào)延遲塊均具有耦合為接收選擇信號(hào)的第一輸入和耦合為接收所述輸入信號(hào)的第二輸入，并且其中所述選擇信號(hào)用于選擇所述至少兩個(gè)不同延遲路徑中的延遲路徑。
16.根據(jù)權(quán)利要求9所述的反饋環(huán)電路，其中所述反饋環(huán)電路為延遲鎖定環(huán)電路。
17.一種用于生成延遲的周期信號(hào)的方法，所述方法包括 比較第一周期信號(hào)和第二周期信號(hào)的相位以生成相位比較信號(hào)； 通過穿過耦合在延遲鏈中的延遲電路中的每個(gè)延遲電路的延遲路徑提供輸入信號(hào)，從而使用所述延遲電路將所述第二周期信號(hào)延遲，其中每個(gè)所述延遲電路中的可調(diào)延遲塊耦合為形成與穿過所述延遲電路的所述輸入信號(hào)相關(guān)聯(lián)的至少兩個(gè)延遲路徑； 基于所述相位比較信號(hào)生成用于控制所述可調(diào)延遲塊的延遲的控制信號(hào)； 基于所述控制信號(hào)激活所述可調(diào)延遲塊以向所述第二周期信號(hào)添加延遲，以用于在所述可調(diào)延遲塊之中對(duì)所述第二周期信號(hào)中的占空比失真進(jìn)行平均；以及 基于所述控制信號(hào)將所述輸入信號(hào)重新路由通過所述延遲電路之一中的所述至少兩個(gè)延遲路徑中的不同路徑。
18.根據(jù)權(quán)利要求17所述的方法，其中每個(gè)所述可調(diào)延遲塊包括第一可調(diào)延遲塊和第ニ可調(diào)延遲塊，其中所述第一可調(diào)延遲塊的延遲基于所述控制信號(hào)而變化，并且其中所述第二可調(diào)延遲塊的延遲響應(yīng)于固定延遲信號(hào)而保持不變。
19.根據(jù)權(quán)利要求18所述的方法，其中基于所述控制信號(hào)將所述輸入信號(hào)重新路由通過所述延遲電路之一中的所述至少兩個(gè)延遲路徑中的不同路徑進(jìn)一歩包括，將所述輸入信號(hào)的延遲路徑從通過所述第一可調(diào)延遲塊中的至少兩個(gè)可調(diào)延遲塊的第一延遲路徑變?yōu)橥ㄟ^所述延遲電路中的所述第一可調(diào)延遲塊中的至少兩個(gè)可調(diào)延遲塊和所述第二可調(diào)延遲塊中的至少兩個(gè)可調(diào)延遲塊的第二延遲路徑。
20.根據(jù)權(quán)利要求17所述的方法，其中所述可調(diào)延遲塊均將接收信號(hào)反相以生成反相信號(hào)。
全文摘要
反饋環(huán)電路包括相位檢測(cè)器和延遲電路。相位檢測(cè)器基于延遲的周期信號(hào)生成輸出信號(hào)。延遲電路耦合在使延遲的周期信號(hào)延遲的延遲鏈中。每個(gè)延遲電路包括可變延遲塊和固定延遲塊，二者耦合為形成用于輸入信號(hào)通過延遲電路以生成延遲的輸出信號(hào)的至少兩個(gè)延遲路徑。延遲電路中的可變延遲塊的延遲基于相位檢測(cè)器的輸出信號(hào)而變化。在反饋環(huán)電路的操作期間，每個(gè)延遲電路基于相位檢測(cè)器的輸出信號(hào)，將輸入信號(hào)重新路由通過延遲路徑中的不同路徑以生成延遲的輸出信號(hào)?？勺冄舆t塊和固定延遲塊中的每個(gè)將接收信號(hào)反相以生成反相信號(hào)。
文檔編號(hào)H03L7/081GK102696174SQ201080055483
公開日2012年9月26日 申請(qǐng)日期2010年12月15日 優(yōu)先權(quán)日2009年12月18日
發(fā)明者J·黃, P·納加拉簡, 宋家康, 種燕 申請(qǐng)人:阿爾特拉公司