專利名稱：具有輔助存儲器的半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置，特別涉及一種具有能夠以高速向外部單元輸出所存儲數(shù)據(jù)并由動態(tài)隨機存取存儲器(DRAM)構(gòu)成的一個主存儲器的半導(dǎo)體存儲裝置。
為了改善對存儲裝置進行訪問的效率，可以考慮為主存儲裝置的DRAM增加一個由寄存器等構(gòu)成的附加存儲裝置，一旦存儲在主存儲裝置中的數(shù)據(jù)被傳輸給該輔助存儲裝置，該數(shù)據(jù)即被從所述輔助存儲裝置傳輸給一個外部單元。
這種半導(dǎo)體存儲裝置主要被用于存儲計算機圖形中的圖象數(shù)據(jù)。近年來，不僅在計算機輔助設(shè)計、而且在圖象生成和視頻游戲方面，兩維計算機圖形被迅速地演變成三維計算機圖形?，F(xiàn)在需要生成具有較大真實性圖象的能力。改善圖形表示真實性的一種方法是結(jié)構(gòu)映象，它根據(jù)目標來描繪圖形或圖案。無論在哪種情況下，都需要具有較高性能和較低價格的計算機圖形系統(tǒng)。
為了實現(xiàn)上述目的，在三維計算機圖形系統(tǒng)中，使用裝備有用于能夠靈活和有效使用繪圖數(shù)據(jù)、與隱藏面處理相關(guān)的Z-坐標數(shù)據(jù)和結(jié)構(gòu)數(shù)據(jù)的輔助存儲裝置的高速和高性能存儲裝置，并通過并行處理實現(xiàn)高速性能。


圖1的方框圖示出了用于實現(xiàn)上述目的相關(guān)技術(shù)存儲裝置的一個例子。在圖1中，標號101表示一個讀/寫緩沖器(RWBUF)，102表示一個主存儲器，例如由一個DRAM構(gòu)成的存儲單元陣列，103表示一個輔助存儲器(AUXMEM)，104表示一個讀出緩沖器(RBUF)。讀/寫緩沖器101將來自外部電路的輸入數(shù)據(jù)傳輸給存儲單元陣列102或?qū)⒋鎯υ诖鎯卧嚵?02中的數(shù)據(jù)輸出給外部電路。存儲單元陣列102存儲從讀/寫緩沖器101傳送的數(shù)據(jù)并將所存儲的數(shù)據(jù)通過讀/寫緩沖器101輸出給外部電路，或?qū)⑺鰯?shù)據(jù)通過讀出放大器和傳輸門(圖1未示出)傳輸給輔助存儲器。圖1中的標號S10是一個用于控制存儲在存儲單元陣列中部分數(shù)據(jù)、例如是存儲在存儲單元陣列102中數(shù)據(jù)行寬向輔助存儲器103傳輸?shù)目刂菩盘?。輔助存儲器103一次存儲通過讀出放大器來自存儲單元陣列102的數(shù)據(jù)并響應(yīng)來自外部電路的讀出請求經(jīng)過讀出緩沖器104輸出所存儲的數(shù)據(jù)給外部電路。在這個例子中，輔助存儲器103的容量等于存儲單元陣列102的一行和例如由寄存器或高速緩存構(gòu)成。讀出緩沖器104響應(yīng)來自外部的請求將存儲在輔助存儲器103中的數(shù)據(jù)輸出給外部電路。
在圖1所示的存儲裝置中，數(shù)據(jù)的讀和寫通常是通過讀/寫緩沖器101執(zhí)行的。例如由行譯碼器選擇的數(shù)據(jù)行寬的部分數(shù)據(jù)被從輔助存儲器103的存儲單元陣列102中傳輸并經(jīng)過讀出緩沖器104輸出給外部。
圖2示出了存儲單元陣列102和輔助存儲器103部分電路構(gòu)成的例子。在圖2中，標號102a表示圖1所示存儲單元陣列102的一部分，這里例如是具有由被連接到4個字線W0、W1、W2和W3、8個位線B00、B01、B11、B10、B20、B21、B30和B31的16個存儲單元形成并被配置成一個矩陣所形成的折線位線的存儲單元陣列，101表示讀/寫緩沖器(RWBUF)，103表示一個輔助存儲器(AUXMEM)，104表示一個讀出緩沖器(RBUF)，105表示一個讀出放大電路(S/A)，106表示一個傳輸門(TG)。S20和S21表示讀出放大電路105的驅(qū)動信號線，M20和M21表示輔助存儲裝置103的驅(qū)動信號線，DD0和DD1表示讀/寫緩沖器101的輸入/輸出數(shù)據(jù)線，C20表示傳輸門106的控制信號線，DA0和DA1表示輔助存儲器103的輸出數(shù)據(jù)線，AD0、AD1、AD2和AD3表示存儲單元陣列102a的數(shù)據(jù)輸入/輸出控制信號線，和AA0、AA1、AA2和AA3分別表示輔助存儲器103的數(shù)據(jù)輸出控制信號線。
下面，解釋數(shù)據(jù)輸入和輸出、數(shù)據(jù)向輔助存儲裝置103的傳輸以及根據(jù)圖2所示輔助存儲裝置103的數(shù)據(jù)輸出操作。在這個例子中，存儲在存儲單元陣列102中的數(shù)據(jù)、例如是數(shù)據(jù)的行寬通過保持一個高電平的行地址被選擇。通過在關(guān)閉傳輸門106的同時操作讀出放大電路105，被選擇的數(shù)據(jù)將被鎖存在讀出放大電路105中。然后，傳輸門106被打開和鎖存在讀出放大電路105中的一個行寬被傳輸給輔助存儲裝置103。此后，通過再次關(guān)閉傳輸門106，從存儲單元陣列102a到輔助存儲器103的一個行寬的傳輸被完成。在數(shù)據(jù)傳輸之后，存儲單元陣列102a和輔助存儲器103能夠獨立工作。例如，在三維圖象數(shù)據(jù)中，通過將結(jié)構(gòu)數(shù)據(jù)傳輸給輔助存儲器103和單獨從繪圖數(shù)據(jù)中訪問它或處理Z-坐標數(shù)據(jù)，所述存儲器可以被高速和高效應(yīng)用。
在上述的存儲裝置中，只提供了一個輔助存儲器103，所以只能夠存儲存儲單元陣列102a的一個行寬數(shù)據(jù)，這樣限制了數(shù)據(jù)傳輸速度的改善，當希望提供多個輔助存儲器以實現(xiàn)高速數(shù)據(jù)傳輸時，由于設(shè)計方案的限制，提供與讀出放大器數(shù)量相同的輔助存儲單元是很困難的，通常，首先布置列選擇器，然后，與多個讀出放大器相一致地配置寄存器。數(shù)據(jù)傳輸數(shù)量的增加和被傳輸位數(shù)量的減少導(dǎo)致存儲器訪問效率方面的退化。
本發(fā)明的一個目的是提供一個具有用于通過配置多個輔助存儲器實現(xiàn)高存儲器訪問效率和使存儲器芯片的尺寸最小化的輔助存儲器的半導(dǎo)體存儲裝置。
根據(jù)本發(fā)明的第一個方面，提供了一種半導(dǎo)體存儲裝置，包括一個存儲單元陣列，該陣列包括多個能夠被寫入和讀出數(shù)據(jù)并被配置成一個陣列的存儲單元；讀/寫裝置，用于相對于所選擇的陣列讀出和寫入數(shù)據(jù)；串聯(lián)配置的多個輔助數(shù)據(jù)存儲裝置，所述多個輔助數(shù)據(jù)存儲裝置的第一裝置被連接到存儲單元陣列，和多個輔助數(shù)據(jù)存儲裝置中的每一個存儲在存儲單元陣列中存儲的部分數(shù)據(jù)；多個數(shù)據(jù)輸出裝置，所述數(shù)據(jù)輸出裝置中的每一個被連接到輔助數(shù)據(jù)存儲裝置中的一個上；和多個外部數(shù)據(jù)總線，所述外部數(shù)據(jù)總線中的每一個被連接到數(shù)據(jù)輸出裝置中的一個上；其中，數(shù)據(jù)輸出裝置中的每一個能夠單獨輸出在相應(yīng)輔助數(shù)據(jù)存儲裝置中存儲的數(shù)據(jù)給相應(yīng)的數(shù)據(jù)總線。
根據(jù)本發(fā)明的第二個方面，提供了一種半導(dǎo)體存儲裝置，包括一個存儲單元陣列，該陣列包括能夠被寫入和讀出數(shù)據(jù)并被配置成多個字線和多個位線陣列的多個存儲單元；讀/寫裝置，用于讀和寫由所選擇字線和所選擇位線尋址的所選擇存儲單元的數(shù)據(jù)；多個串聯(lián)配置的輔助數(shù)據(jù)鎖存器，所述多個輔助數(shù)據(jù)鎖存器中的第一輔助數(shù)據(jù)鎖存器被連接到存儲單元陣列上，和輔助數(shù)據(jù)鎖存器中的每一個存儲所選擇存儲單元陣列字線區(qū)段的數(shù)據(jù)；多個數(shù)據(jù)輸出裝置，其中的每一個輸出裝置被連接到相應(yīng)的輔助數(shù)據(jù)鎖存器上；和多個外部數(shù)據(jù)總線，其中的每一個外部數(shù)據(jù)總線被連接到相應(yīng)的數(shù)據(jù)輸出裝置上；其中，每一個數(shù)據(jù)輸出裝置能夠單獨地向相應(yīng)的外部數(shù)據(jù)總線輸出存儲在相應(yīng)輔助數(shù)據(jù)鎖存器中的數(shù)據(jù)。
根據(jù)本發(fā)明，存儲在主存儲器中的數(shù)據(jù)被經(jīng)過例如所述傳輸裝置傳輸給輔助存儲器并被輔助存儲器一次存儲。另外，存儲在輔助存儲器中的數(shù)據(jù)被經(jīng)過例如數(shù)據(jù)輸出緩沖器輸出給外部單元。利用這種方式，在抑制存儲器芯片尺寸增加的同時，數(shù)據(jù)傳輸速率和數(shù)據(jù)訪問效率可以被增加，半導(dǎo)體存儲裝置的性能可以被改善。
通過下面結(jié)合附圖對本發(fā)明最佳實施例的描述，本發(fā)明上述和其它的目的和特性將會變得更加清楚，其中圖1的方框圖示出了相關(guān)技術(shù)半導(dǎo)體存儲裝置的結(jié)構(gòu)；圖2的電路圖示出了圖1所示存儲裝置的一個例子；圖3示出了根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲裝置結(jié)構(gòu)；圖4的電路圖示出了圖3所示存儲裝置的一個例子；圖5A到5I示出了圖4所示存儲裝置數(shù)據(jù)傳輸?shù)臅r序曲線；圖6示出了根據(jù)本發(fā)明第二實施例的半導(dǎo)體存儲裝置結(jié)構(gòu)；圖7示出了根據(jù)本發(fā)明第三實施例的半導(dǎo)體存儲裝置結(jié)構(gòu)。
第一實施例圖3示出了根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲裝置結(jié)構(gòu)。在圖3中，標號101表示一個讀/寫緩沖器(RWBUF)，標號102表示一個由DRAM構(gòu)成的存儲單元陣列，標號103a和標號103b表示輔助存儲器(AUXMEM0、AUXMEM1)，104a和104b表示讀出緩沖器(RBUF0、RBUF1)。存儲單元陣列102存儲從外部電路經(jīng)過讀/寫緩沖器101輸入的數(shù)據(jù)，并將所存儲的數(shù)據(jù)經(jīng)過讀/寫緩沖器101輸出給所述外部電路。另外，存儲在存儲單元陣列102中的數(shù)據(jù)經(jīng)過讀出放大器(未示出)被傳送給輔助存儲器103a。
輔助存儲器103a一次存儲從讀出放大器傳送的數(shù)據(jù)，并經(jīng)過讀出緩沖器104a輸出所存儲的數(shù)據(jù)，和將所存儲的數(shù)據(jù)傳送給輔助存儲器103b。輔助存儲器103b一次存儲從輔助存儲器103a傳送的數(shù)據(jù)，和經(jīng)過讀出緩沖器104b將所存儲的數(shù)據(jù)輸出給外部電路。在上述的存儲裝置中，數(shù)據(jù)經(jīng)過讀/寫緩沖器101寫入存儲單元102并從存儲單元102讀出。然后，響應(yīng)經(jīng)過這里未示出的讀出放大器和數(shù)據(jù)傳輸門傳送的一個數(shù)據(jù)傳送控制信號S20a，存儲在存儲單元陣列102中的數(shù)據(jù)被傳送給輔助存儲器103a，并一次存儲在輔助存儲器103a中。響應(yīng)經(jīng)過這里未示出的傳輸門所傳送的數(shù)據(jù)傳送控制信號S20b，存儲在輔助存儲器103a中的數(shù)據(jù)被輸出到外部并由輔助存儲器103b一次存儲。存儲在輔助存儲器103b中的數(shù)據(jù)經(jīng)過讀出緩沖器104b被輸出到外部。
利用這種方式配置輔助存儲器103a和103b。存儲在存儲單元陣列102中的部分數(shù)據(jù)以這個順序被傳送給這些輔助存儲器并暫時存儲在這些輔助存儲器中。存儲在這些輔助存儲器中的數(shù)據(jù)被讀出緩沖器104a和104b單獨地傳送給外部電路，以改善數(shù)據(jù)輸出速度。另外，在存儲在存儲單元陣列102中的數(shù)據(jù)被傳送給輔助存儲器之后，存儲單元陣列102和輔助存儲器103a和103b可以各自單獨工作，所以，可以改善存儲器的使用效率。
圖4的電路圖示出了存儲單元陣列102的部分結(jié)構(gòu)和輔助存儲器103a和103b的結(jié)構(gòu)例子。在圖4中，標號101表示一個讀/寫緩沖器，102a表示存儲單元陣列102的一部分，103a和103b表示輔助存儲器，104a和104b表示讀出緩沖器，105表示讀出放大電路(S/A)，和106a和106b表示傳輸門(TG0、TG1)。另外，W0、W1、W2和W3表示字線，B00、B01、B10、B11、B20、B21、B30、B31、B00a、B01a、B10a、B11a、B20a、B21a、B30a、B31a、B00b、B01b、B10b、B11b、B20b、B21b、B30b和B31b表示位線，S20和S21表示讀出放大電路105的驅(qū)動信號線，M20a和M21a表示輔助存儲器103a的驅(qū)動信號線，M20b和M21b表示輔助存儲器103b的驅(qū)動信號線，DD0和DD1表示讀/寫緩沖器101的輸入/輸出數(shù)據(jù)線，C20a表示傳輸門106a的控制信號線，C20b表示傳輸門106b的控制信號線，DA0a和DA1a表示輔助存儲器103a的數(shù)據(jù)輸出線，DA0b和DA1b表示輔助存儲器103b的數(shù)據(jù)輸出線，AD0、AD1、AD2和AD3表示存儲單元陣列102的數(shù)據(jù)輸入/輸出線，AA0a、AA1a、AA2a和AA3a表示輔助存儲器103a的數(shù)據(jù)輸出控制信號線，和AA0b、AA1b、AA2b和AA3b表示輔助存儲器104b的數(shù)據(jù)輸出控制信號線。
如圖4所示，形成主存儲裝置的DRAM存儲單元陣列102由折疊對線組成。在存儲單元陣列102a中，字線W0、W1、W2和W3和位線B00、B01、B10、B11、B20、B21、B30和B31被設(shè)置得彼此交叉，存儲單元被設(shè)置在交叉點上。例如，存儲單元M00被設(shè)置在字線W0和位線B01的交叉點上，存儲單元M10被設(shè)置在字線W1和位線B00的交叉點上，存儲單元M20被設(shè)置在字線W2和位線B01的交叉點上，和存儲單元M30被設(shè)置在字線W3和位線B00的交叉點上。這里，存儲單元M00、M10、M20和M30是由分別作為開關(guān)元件和電容器的NMOS晶體管構(gòu)成的。類似的，其它的存儲單元分別被設(shè)置在字線W0、W1、W2和W3和位線B10、B11、B20、B21、B30和B31的交叉點上。
位線B00、B01、B10、B11、B20、B21、B30和B31被連接到形成讀出放大電路105的讀出放大器SA0、SA1、SA2和SA3上。存儲在存儲單元陣列102中的數(shù)據(jù)被讀出放大器鎖存并在被放大之后輸出。形成讀出放大電路105的讀出放大器SA0、SA1、SA2和SA3由觸發(fā)器構(gòu)成。如圖4所示，讀出放大器SA0是由一個由PMOS晶體管PS0和NMOS晶體管NS0構(gòu)成的反相器和一個由PMOS晶體管PS1和NMOS晶體管NS1構(gòu)成的反相器構(gòu)成的。PMOS晶體管PS0的源極被連接到驅(qū)動信號線S21上，其漏極被連接到結(jié)點ND0，同時，NMOS晶體管NS0的源極被連接到驅(qū)動信號線S20上，其漏極被連接到結(jié)點ND0。結(jié)點ND0構(gòu)成了由這些晶體管形成的反相器的一個輸出端。
PMOS晶體管PS1的源極被連接到驅(qū)動信號線S21上，其漏極被連接到結(jié)點ND1上，同時，NMOS晶體管NS1的源極被連接到驅(qū)動信號線S20上，其漏極被連接到結(jié)點ND1上。結(jié)點ND1構(gòu)成由這些晶體管形成的反相器的一個輸出端。PMOS晶體管PS0和NMOS晶體管NS0的柵極被共同連接到結(jié)點ND1和PMOS晶體管PS1和NMOS晶體管NS1的柵極被共同連接到結(jié)點ND0。結(jié)點ND0被連接到位線B00上，結(jié)點ND1被連接到位線B01上。
在讀出放大器SA0工作期間，驅(qū)動信號線S21被保持在例如電源電壓VCC的電平，驅(qū)動信號線S20被保持在例如地GND的電平。對于構(gòu)成讀出放大電路105的其它讀出放大器SA1、SA2和SA3也是如此。讀/寫緩沖器101被連接到位線B00、B01、B10、B11、B20、B21、B30和B31上。讀/寫緩沖器例如由多個NMOS晶體管構(gòu)成，這些NMOS晶體管具有一個被連接到多個位線的擴散區(qū)域并具有被連接到數(shù)據(jù)輸入/輸出線DD0和DD1的其它擴散區(qū)域，并且，它們的柵極被分別連接到數(shù)據(jù)輸入/輸出控制信號線AD0、AD1、AD2和AD3上。連接到位線B00和B01上的讀/寫緩沖器由NMOS晶體管N00和N01構(gòu)成。NMOS晶體管N00的一個擴散區(qū)域被連接到位線B00上，其它擴散區(qū)域被連接到數(shù)據(jù)輸入/輸出線DD1上，同時，NMOS晶體管N01的一個擴散區(qū)域被連接到位線B01上，其它的擴散區(qū)域被連接到數(shù)據(jù)輸入/輸出線DD0上。NMOS晶體管N00和N01的柵極被共同連接到數(shù)據(jù)輸入/輸出控制信號線AD0上。在讀或?qū)懖僮髌陂g，通過連續(xù)將輸入/輸出控制信號線AD0、AD1、AD2和AD3設(shè)置成例如電源電壓VCC電平的激活狀態(tài)，緩沖器被保持在接通狀態(tài)和輸入給輸入/輸出線DD0和DD1的數(shù)據(jù)被連續(xù)寫入所選擇的存儲單元或存儲在所選擇存儲單元中的數(shù)據(jù)被連續(xù)讀出給輸入/輸出線DD0和DD1。位線B00、B01、B10、B11、B20、B21、B30和B31經(jīng)過傳輸門106a分別連接到位線B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a，同時，位線B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a經(jīng)過傳輸門106b分別被連接到位線B00b、B01b、B10b、B11b、B20b、B21b、B30b和B31b。
例如，NMOS晶體管NTa00被連接在位線B00和位線B00a之間，NMOS晶體管NTa01被連接在位線B01和位線B01a之間。NMOS晶體管NTa00和NTa01的柵極被連接到傳輸門106a的控制信號線C20。形成輔助存儲器103a的輔助存儲器單元MAa0、MAa1、MAa2和MAa3分別被連接到位線B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a，同時，形成輔助存儲器103b的輔助存儲單元MAb0、MAb1、MAb2和MAb3分別被連接到位線B00b、B01b、B10b、B11b、B20b、B21B、B30b和B31b。
例如，連接到位線B00a和B01a的輔助存儲單元MAa0是一個由晶體管PAa0、NAa0、PAa1和NAa1構(gòu)成的觸發(fā)器。其它的輔助存儲單元MAa1、MAa2和MAa3具有與輔助存儲單元MAa0類似的結(jié)構(gòu)。連接到位線B00b和B01b的輔助存儲單元MAb0是一個由晶體管PAb0、NAb0、PAb1和NAb1構(gòu)成的觸發(fā)器。其它的輔助存儲單元MAb1、MAb2和MAb3具有與輔助存儲單元Mab0類似的結(jié)構(gòu)。
位線B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a經(jīng)過讀出緩沖器104a分別被連接到數(shù)據(jù)輸出線DA0a和DA1a。讀出緩沖器104a是由具有被連接到位線的一個擴散區(qū)域和連接到數(shù)據(jù)輸出線DA0a和DA1a的其它擴散區(qū)域的NMOS晶體管構(gòu)成的，且這些晶體管的柵極分別被連接到數(shù)據(jù)輸出控制信號線AA0a、AA1a、AA2a和AA3a。連接到位線B00a和B01a的緩沖器是由NMOS晶體管Na00和Na01所構(gòu)成的。NMOS晶體管Na00的一個擴散區(qū)域被連接到位線B00a，其它擴散區(qū)域被連接到數(shù)據(jù)輸入/輸出線DA1a。NMOS晶體管Na01的一個擴散區(qū)域被連接到位線B01a，其它擴散區(qū)域被連接到數(shù)據(jù)輸出線DA0a。NMOS晶體管Na00和Na01的柵極被共同連接到數(shù)據(jù)輸出控制信號線AA0a。構(gòu)成讀出緩沖器104a的其它緩沖器具有類似的結(jié)構(gòu)。
在讀操作期間，通過連續(xù)地將數(shù)據(jù)輸出控制信號線AA0a、AA1a、AA2a和AA3a設(shè)置成激活狀態(tài)，例如是電源電壓VCC的電平，緩沖器被連續(xù)地設(shè)置成接通狀態(tài)，存儲在輔助存儲單元MAa0、MAa1、MAa2和MAa3中的數(shù)據(jù)被連續(xù)地輸出給數(shù)據(jù)輸出線DA0a和DA1a。
位線B00b、B01b、B10b、B11b、B20b、B21b、B30b和B31B被經(jīng)過讀出緩沖器104b分別連接到數(shù)據(jù)輸出線DA0b和DA1b。讀出緩沖器104b是由具有連接到位線的一個擴散區(qū)域和連接到數(shù)據(jù)輸出線DA0b和DA1b的其它擴散區(qū)域的多個NMOS晶體管構(gòu)成的，且所述NMOS晶體管的柵極分別被連接到數(shù)據(jù)輸出控制信號線AA0b、AA1b、AA2b和AA3b。
連接到位線B00b和B01b的緩沖器是由NMOS晶體管Nb00和Nb01構(gòu)成的。NMOS晶體管Nb00的一個擴散區(qū)域被連接到位線B00b，其它的擴散區(qū)域被連接到數(shù)據(jù)輸出線DA1b，同時，NMOS晶體管Nb01的一個擴散區(qū)域被連接到位線B01b和其它的擴散區(qū)域被連接到數(shù)據(jù)輸出線DA0b。NMOS晶體管Nb00和Nb01的柵極被共同連接到數(shù)據(jù)輸出控制信號線AA0b。構(gòu)成讀出緩沖器104b的其它緩沖器具有類似的結(jié)構(gòu)。在讀出操作期間，通過將數(shù)據(jù)輸出控制信號線AA0b、AA1b、AA2b和AA3b連續(xù)地設(shè)置成例如是電源電壓VCC的電平的激活狀態(tài)，緩沖器被連續(xù)地設(shè)置成接通狀態(tài)和存儲在輔助存儲單元MAb0、MAb1、MAb2和MAb3中的數(shù)據(jù)被輸出給數(shù)據(jù)輸出線DA0b和DA1b。下而，描述具有上述結(jié)構(gòu)的存儲裝置的操作。
在存儲器訪問期間，通過選擇某個字線，可以選擇連接到該字線的所有存儲單元。數(shù)據(jù)被經(jīng)過讀/寫緩沖器101輸入給所選擇的存儲單元或從該存儲單元中輸出。存儲在存儲單元陣列102中的數(shù)據(jù)被經(jīng)過傳輸門106a和106b連續(xù)地傳送給輔助存儲器103a和103b，并一次存儲在這些輔助存儲器中，并響應(yīng)一個讀出控制信號將這些數(shù)據(jù)傳送給外部電路。
特別是，在存儲在存儲單元陣列102a中的數(shù)據(jù)當中，由一個輸入地址選擇的數(shù)據(jù)的一個行寬被傳送給輔助存儲器103。在數(shù)據(jù)傳送期間，傳輸門106a例如是關(guān)閉的。某個字線被選擇并上升，響應(yīng)于此，被選擇存儲單元線數(shù)據(jù)的一個行寬被輸出給位線B00、B01、B10、B11、B20、B21、B30和B31并被讀出放大電路105鎖存。接著，例如是電源電壓VCC電平的傳輸控制信號被輸入給數(shù)據(jù)傳輸控制信號線C20a，構(gòu)成傳輸門106a的晶體管保持導(dǎo)通狀態(tài)，輸出給位線B00、B01、B10、B11、B20、B21、B30和B31的數(shù)據(jù)被傳輸給位線B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a并由輔助存儲器103a一次保持。存儲在輔助存儲器103a中的數(shù)據(jù)被經(jīng)過傳輸門106b傳送給輔助存儲器103b，并被輔助存儲器103b保持。例如，當?shù)碗娖降膫鬏斂刂菩盘朣20a被輸入給數(shù)據(jù)傳輸控制信號線C20a時，傳輸門106a被保持在關(guān)閉狀態(tài)，電源電壓VCC電平的傳輸控制信號S20b被輸入給數(shù)據(jù)傳輸控制信號線C20b，傳輸門106b保持在打開狀態(tài)，輸出給位線B00a、B01a、B10a、B11a、B20a、B21a、B30a和B31a的數(shù)據(jù)，即被輔助存儲器103a一次保持的數(shù)據(jù)被傳輸給位線B00b、B01b、B10b、B11b、B20b、B21b、B30b和B31b并被輔助存儲器103b一次保持。所保持的數(shù)據(jù)經(jīng)過讀出緩沖器104b輸出給就輸出線DA0b和DA1b。
圖5A到5I的時序圖示出了在這個實施例中存儲裝置的數(shù)據(jù)傳輸。下面，結(jié)合圖4和圖5A到5I解釋所述存儲裝置。在圖5A到5I的時序中，示出了當執(zhí)行命令ST1和ST2時的操作。這里，ST1例如是一個用于從用做主存儲器的存儲單元陣列102向輔助存儲器103a傳輸一個數(shù)據(jù)行寬的命令，ST2是一個用于在數(shù)據(jù)從輔助存儲器103a傳輸給103b之后從存儲單元陣列102向輔助存儲器103a傳輸一個數(shù)據(jù)行寬的命令。如所示，在時鐘信號CLK的周期C1期間，存儲裝置接收ST1命令，并依此進行工作。同時，輸入用于指定存儲單元陣列102的行的行地址，并根據(jù)所指定的行將高電平讀出電壓輸入給一個字線。例如，這里解釋當接收ST2命令時的數(shù)據(jù)傳輸操作。首先，在C2周期的定時處，用于均衡輔助存儲器103b的控制信號SbEQ上升。響應(yīng)這個信號上升，形成輔助存儲器103b的存儲單元MAb0-MAb3被均衡。在與控制信號SbEQ相同的時間處，用于驅(qū)動輔助存儲器103b的控制信號SbDR下降。響應(yīng)這個下降，輔助存儲器103b的驅(qū)動信號線M20b和M21b分別保持在地電平GND和電源電壓VCC的電平。然后，在時鐘信號CLK的周期C3的定時處，控制信號S20b被輸入給控制信號線C20b。響應(yīng)這個輸入，傳輸門16b被保持在接通狀態(tài)，一次存儲在輔助存儲器103a中的數(shù)據(jù)被傳輸給輔助存儲器103b。下面，在定時C5處，用于均衡輔助存儲器103的控制信號上升。響應(yīng)這個上升，形成輔助存儲器103a的存儲單元MAa0-MAa3被均衡。在與控制信號SaEQ相同的時間處，用于驅(qū)動輔助存儲器103a的控制信號SaDR上升。響應(yīng)這個上升，輔助存儲器103a的驅(qū)動信號線M20a和M21a被分別保持在地電平GND和電源電壓VCC的電平。然后，在時鐘信號CLK周期C6的定時處，控制信號S2a被輸入給控制信號線C20a。響應(yīng)這個輸入，傳輸門106a保持在接通狀態(tài)，存儲單元陣列102中由行地址RADR指定的一個行的數(shù)據(jù)被傳輸給輔助存儲器103a。上面描述了當執(zhí)行命令ST2時的工作定時。在執(zhí)行命令ST1的情況下，不執(zhí)行與輔助存儲器103b相關(guān)控制信號，即沒有數(shù)據(jù)從輔助存儲器103a向輔助存儲器103b傳輸。在用做主存儲器的存儲單元陣列102中，由行地址RADR指定的一個行的數(shù)據(jù)只被傳輸給輔助存儲器103a。
如同上面所解釋的，根據(jù)這個實施例，通過讀/寫緩沖器101執(zhí)行對存儲單元陣列102的訪問。從外部輸入的數(shù)據(jù)被存儲在存儲單元陣列102中，響應(yīng)傳輸控制信號S20a，所存儲的數(shù)據(jù)被經(jīng)過傳輸門傳輸給輔助存儲器103a，并響應(yīng)傳輸控制信號S20b進一步經(jīng)過傳輸門傳輸給輔助存儲器103b和被這些存儲器一次存儲。由于存儲在輔助存儲器103a中的數(shù)據(jù)被經(jīng)過讀出緩沖器104a單獨輸出和存儲在輔助存儲器103b中的數(shù)據(jù)被經(jīng)過讀出緩沖器104b單獨輸出，所以，數(shù)據(jù)傳輸?shù)乃俾屎托誓軌虻玫礁纳魄铱梢允剐酒叽缱钚　?br> 第二實施例圖6示出了根據(jù)本發(fā)明第二實施例存儲裝置的結(jié)構(gòu)。如圖6所示，在這個實施例的存儲裝置中，輔助存儲器103c和103d以及讀出緩沖器104c和104d被加到圖3所示的第一實施例中。
下面解釋這個實施例與第一實施例的不同之處。響應(yīng)傳輸控制信號S20a，存儲在存儲單元陣列102中的數(shù)據(jù)經(jīng)過一個未示出的傳輸門傳輸給輔助存儲器103a，并一次保持在輔助存儲器103a中。所保持的數(shù)據(jù)響應(yīng)傳輸控制信號S20b經(jīng)過未示出的傳輸門傳輸給輔助存儲器103b和一次被保持在輔助存儲器103b中。
另外，保持在輔助存儲器103B中的數(shù)據(jù)響應(yīng)傳輸控制信號S20c經(jīng)過未示出的一個傳輸門傳輸給輔助存儲器103c并一次保持在輔助存儲器103c中。保持在輔助存儲器103c中的數(shù)據(jù)響應(yīng)傳輸控制信號S20d經(jīng)過一個未示出的傳輸門傳輸給輔助存儲器103d并一次保持在輔助存儲器103d中。
如上所述，存儲在存儲單元陣列102中的數(shù)據(jù)分別響應(yīng)傳輸控制信號S20a、S20b、S20c和S20d被連續(xù)傳輸給輔助存儲器103a、103b、103c和103d，和被這些輔助存儲器所保持。然后，保持在輔助存儲器103a、103b、103c和103d中的數(shù)據(jù)被分別經(jīng)過讀出緩沖器104a、104b、104c和104d單獨輸出給外部電路。根據(jù)這些，在限制芯片尺寸增加的同時，與第一實施例相比，數(shù)據(jù)傳輸速率可以被進一步改善和傳輸效率可以最大。當希望改變部分輔助存儲器的數(shù)據(jù)時，例如是改變輔助存儲器103b的數(shù)據(jù)時，首先，寫入數(shù)據(jù)被從存儲單元陣列102傳輸給輔助存儲器103a，然后，將該數(shù)據(jù)從輔助存儲器103a傳輸給輔助存儲器103b。此后，通過將原來的數(shù)據(jù)再次傳輸給輔助存儲器103a，利用對存儲單元陣列102的兩次訪問、這里是兩次數(shù)據(jù)讀出操作，能夠改變部分輔助存儲器、這里是輔助存儲器103a的數(shù)據(jù)。
如上所述，根據(jù)這個實施例，響應(yīng)傳輸控制信號S20a、S20b、S20c和S20d，存儲在存儲單元陣列102中的數(shù)據(jù)被連續(xù)傳輸給輔助存儲器103a、103b、103c和103d，和一次被這些輔助存儲器所保持。由于保持在這些輔助存儲器中的數(shù)據(jù)分別經(jīng)過讀出緩沖器104a、104b、104c和104d輸出給外部電路，所以，可以實現(xiàn)數(shù)據(jù)傳輸?shù)母咚俣群透咝什⒏纳拼鎯ρb置的性能，同時使存儲器芯片的尺寸最小。
第三實施例圖7示出了根據(jù)本發(fā)明第三實施例的存儲裝置的結(jié)構(gòu)。在存儲裝置的這個實施例中，兩個讀出緩沖器104a0和104a1被連接到輔助緩沖器103a和103b上，和兩個讀出緩沖器104b0和104b1被連接到輔助存儲器103b上。
下面解釋這個實施例和第一實施例之間的區(qū)別。響應(yīng)傳輸控制信號S20a，存儲在存儲單元陣列102中的數(shù)據(jù)經(jīng)過一個未示出的傳輸門被傳輸給輔助存儲器103a并被輔助存儲器103a一次保持。另外，響應(yīng)傳輸控制信號S20b，保持在輔助存儲器103a中的數(shù)據(jù)經(jīng)過一個未示出的傳輸門傳輸給輔助存儲器103b并被輔助存儲器103b一次保持。
保持在輔助存儲器103a中的數(shù)據(jù)經(jīng)過兩個讀出緩沖器104a0和104a1并行地輸出給外部電路。類似的，保持在輔助存儲器103b中的數(shù)據(jù)經(jīng)過讀出緩沖器104b0和104b1并行地輸出給外部電路。根據(jù)這一點，由于保持在輔助存儲器103a和103b中的數(shù)據(jù)可以經(jīng)過讀出緩沖器并行地輸出給外部，所以，可以改善數(shù)據(jù)輸出速率。例如，在三維計算機圖形系統(tǒng)中，多串結(jié)構(gòu)數(shù)據(jù)可以被同時讀出，并且，所述的結(jié)構(gòu)數(shù)據(jù)可以被存儲在空區(qū)域中，借此以形成一個高靈活性結(jié)構(gòu)和使能相對低成本的高速結(jié)構(gòu)。
如上所述，根據(jù)這個實施例，響應(yīng)傳輸控制信號S20a和S20b，存儲在存儲單元陣列102中的數(shù)據(jù)被連續(xù)地傳輸給輔助存儲器103a和103b并被這些輔助存儲器一次保持。由于保持在輔助存儲器103a和103b中的數(shù)據(jù)經(jīng)過輔助緩沖器104a0和104a1被并行輸出，和類似的，保持在輔助存儲器103b中的數(shù)據(jù)經(jīng)過讀出緩沖器104b0和104b1被并行輸出，所以，可以低成本地改善數(shù)據(jù)存儲器的讀出速度和靈活性并能夠?qū)崿F(xiàn)高速訪問。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，包括存儲單元陣列，包括能夠從中讀出和向其寫入被設(shè)置成一個矩陣的數(shù)據(jù)的多個存儲單元；讀/寫裝置，用于相對于所選擇的存儲單元讀出和寫入數(shù)據(jù)；多個串聯(lián)配置的輔助數(shù)據(jù)存儲裝置，所述多個串聯(lián)配置的輔助數(shù)據(jù)存儲裝置中的第一個裝置被連接到所述存儲單元陣列，和輔助數(shù)據(jù)存儲裝置中的每一個存儲部分存儲在所述存儲單元陣列中的數(shù)據(jù)；多個數(shù)據(jù)輸出裝置，所述數(shù)據(jù)輸出裝置中的每一個被連接到輔助數(shù)據(jù)存儲裝置的一個上；和多個外部數(shù)據(jù)總線，所述外部數(shù)據(jù)總線中的每一個被連接到數(shù)據(jù)輸出裝置的一個上；其中數(shù)據(jù)輸出裝置的每一個能夠單獨地向相應(yīng)的外部數(shù)據(jù)總線輸出存儲在相應(yīng)輔助數(shù)據(jù)存儲裝置中的數(shù)據(jù)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征是除最后一個裝置以外的所述輔助數(shù)據(jù)存儲裝置中的每一個都能夠?qū)⑺鎯Φ臄?shù)據(jù)傳輸給下一個輔助數(shù)據(jù)存儲裝置。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征是所述多個輔助數(shù)據(jù)存儲裝置存儲用于一個計算機圖形的結(jié)構(gòu)映象數(shù)據(jù)。
4.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征是所述數(shù)據(jù)輸出裝置中的每一個具有至少兩個能夠并行輸出數(shù)據(jù)的子輸出緩沖器。
5.一種半導(dǎo)體存儲裝置，包括一個存儲單元陣列，包括多個能夠被寫入和讀出被配置成多個字線和多個位線組成的一個矩陣的數(shù)據(jù)的存儲單元陣列；讀/寫裝置，用于讀出和寫入由所選擇字線和所選擇位線尋址的所選擇存儲單元的數(shù)據(jù)；多個串聯(lián)配置的輔助數(shù)據(jù)鎖存器，所述多個輔助數(shù)據(jù)鎖存器的第一個輔助數(shù)據(jù)鎖存器被連接到所述存儲單元陣列，所述輔助數(shù)據(jù)鎖存器中的每一個存儲所選擇存儲單元陣列字線區(qū)段的數(shù)據(jù)；多個數(shù)據(jù)輸出裝置，所述數(shù)據(jù)輸出裝置中的每一個被連接到相應(yīng)的輔助數(shù)據(jù)鎖存器；和多個外部數(shù)據(jù)總線，所述外部數(shù)據(jù)總線中的每一個被連接到相應(yīng)的數(shù)據(jù)輸出裝置上；其中數(shù)據(jù)輸出裝置中的每一個能夠單獨地向相應(yīng)的外部數(shù)據(jù)總線輸出存儲在相應(yīng)輔助數(shù)據(jù)鎖存器中的數(shù)據(jù)。
6.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征是除最后一個鎖存器以外，所述多個輔助數(shù)據(jù)鎖存器中的每一個都能夠向下一個輔助數(shù)據(jù)鎖存器傳輸所存儲的數(shù)據(jù)。
7.如權(quán)利要求6所述的半導(dǎo)體存儲裝置，其特征是向下一個鎖存器傳輸所存儲的數(shù)據(jù)是通過相應(yīng)的傳輸裝置執(zhí)行的，每個所述的傳輸裝置是由多個傳輸門形成的，所述傳輸門的每一個包括至少一個對應(yīng)于字線區(qū)段中存儲單元的晶體管并響應(yīng)一個控制信號的施加被設(shè)置成接通狀態(tài)。
8.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征是所述的存儲單元陣列具有一個折疊位線電路和所述傳輸門的每一個包括一對與每個相鄰位線對對應(yīng)的晶體管。
9.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征是所述多個輔助數(shù)據(jù)鎖存器存儲用于一個計算機圖形的結(jié)構(gòu)映象數(shù)據(jù)。
10.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征是所述數(shù)據(jù)輸出裝置包括至少一個能夠并行輸出數(shù)據(jù)的子輸出緩沖器。
全文摘要
一種半導(dǎo)體存儲器,包括:一個存儲單元陣列,該陣列包括被配置成一個矩陣的多個存儲單元,所述存儲單元能夠被寫入數(shù)據(jù)和讀出數(shù)據(jù);一個讀/寫裝置;被串聯(lián)配置的多個輔助數(shù)據(jù)存儲裝置,其中的第一裝置被連接到存儲單元陣列,所述輔助數(shù)據(jù)存儲裝置的每個存儲存儲單元陣列中的部分數(shù)據(jù);多個數(shù)據(jù)輸出裝置,其每個被連接到輔助數(shù)據(jù)存儲裝置的一個上;多個外部數(shù)據(jù)總線,其每個被連接到數(shù)據(jù)輸出裝置中的一個上;所述數(shù)據(jù)輸出裝置的每個能夠單獨地向相應(yīng)的外部數(shù)據(jù)總線輸出存儲在輔助數(shù)據(jù)存儲裝置中的數(shù)據(jù)。
文檔編號G11C29/36GK1178988SQ9711858
公開日1998年4月15日 申請日期1997年8月20日 優(yōu)先權(quán)日1996年8月20日
發(fā)明者谷口一雄, 宮林正幸, 山口裕司 申請人:索尼公司