專利名稱：移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器。舉例來說，移位寄存器可用于顯示裝置的驅(qū)動電路中，以在有源矩陣裝置中產(chǎn)生行和/或列選定信號。本發(fā)明也涉及有源矩陣裝置中包括此種寄存器的驅(qū)動器、包括此種驅(qū)動器的有源矩陣裝置以及例如為液晶顯示器的顯示裝置。
背景技術(shù)：
附

圖1圖示了一個典型的有源矩陣顯示裝置，例如為液晶顯示器，其包括一個N行和M列像素的有源矩陣1。這些列與M個列電極相連，而該M個列電極與包括一個M-相時鐘發(fā)生器的數(shù)據(jù)線驅(qū)動器2相連。這些行與N個行電極相連，而該N個行電極與包括一個N-相時鐘發(fā)生器的掃描線驅(qū)動器3相連。在這種類型的典型顯示裝置中，需要該M-相時鐘發(fā)生器來以數(shù)據(jù)速率生成時鐘脈沖，以便采樣輸入數(shù)據(jù)來一次刷新該有源矩陣1的一行。也需要該N-相時鐘發(fā)生器來以掃描速率生成時鐘脈沖，以便一次驅(qū)動該掃描線一行來一行接一行地刷新該有源矩陣1。
此種顯示裝置通常的操作是這樣的這些數(shù)據(jù)線從左至右采樣數(shù)據(jù)，而從該有源矩陣1的上部至下部驅(qū)動這些掃描線。期望將驅(qū)動器2和3所占的區(qū)域減小或減至最小。例如，當(dāng)這些驅(qū)動器集成在平板顯示器的顯示基板上時，使得面板能使用較小尺寸的窗口。替代地，或者此外，也使得不需要增加面板尺寸就能集成附加電路。
在某些應(yīng)用中，期望能反轉(zhuǎn)數(shù)據(jù)和/或掃描脈沖的次序，以便數(shù)據(jù)線從右至左采樣數(shù)據(jù)，和/或從有源矩陣1的下部至上部驅(qū)動掃描線。例如，這使得圖像能被顛倒、反向顯示或旋轉(zhuǎn)，而不需要在向顯示裝置提供圖像數(shù)據(jù)的數(shù)據(jù)緩沖器中增加額外的內(nèi)存，也不需要冒圖像失真的危險。這種布置通常用于在制造后使顯示器面板能旋轉(zhuǎn)以更好的與主機配合。
已知的適于在圖1的驅(qū)動器2和3中使用的多一相時鐘發(fā)生器包括一個以串聯(lián)D-型觸發(fā)器形式出現(xiàn)的移位寄存器。該移位寄存器由時鐘控制，以便沿著觸發(fā)器鏈傳輸單一存儲邏輯狀態(tài)。例如，圖2圖示了此種移位寄存器的5個輸出OUT1至OUT5所呈現(xiàn)的波形的實例。這些輸出的5相時鐘脈沖依次呈現(xiàn)，彼此之間并不重疊。附圖3圖示另一種布置，其中連續(xù)的時鐘脈沖對之間存在重疊。
附圖4圖示另一種適于此種應(yīng)用并在GB2,345,207中公開的移位寄存器。在該簡化的實施例中，該移位寄存器包括5級，每一級包括一個復(fù)位置位觸發(fā)器(11-15)以及一個接收互補時鐘脈沖CK和CKB的選通電路(16-20)，每一個選通電路具有用于接收來自同一級觸發(fā)器(RSFF)的互補輸出Q和QB的互補輸入端G和GB，以及互補時鐘輸入端CK和CKB。在該第一、第三和第五級，其選通時鐘輸入端CK和CKB分別接收時鐘信號CK和CKB，而在該第二和第四級，其選通時鐘輸入端CK和CKB分別接收時鐘信號CKB和CK。
在該移位寄存器的中間級，選通電路的輸出端O包括移位寄存器的輸出，該輸出被提供給上一級觸發(fā)器的復(fù)位輸入端R和下一級觸發(fā)器的置位輸入端S。當(dāng)被觸發(fā)時，該第一、第三和第五級選通電路16、18和20響應(yīng)該時鐘信號CK的上升沿而向其輸出端O提供一個高電平，而第二和第四級選通電路17和19響應(yīng)該時鐘信號CK的下降沿。
在操作期間，例如當(dāng)?shù)诙売|發(fā)器12被置位時，其直接或非反轉(zhuǎn)輸出端Q處于邏輯高電平，而其反轉(zhuǎn)或互補輸出端QB處于低電平，從而選通電路17被觸發(fā)。響應(yīng)該時鐘CK的下一個下降沿的到來，該選通電路2向其輸出端(O)傳輸一個高電平，其置位觸發(fā)器13并復(fù)位觸發(fā)器11。觸發(fā)器13觸發(fā)選通電路18，而選通電路18接著置位觸發(fā)器14并在該時鐘信號CK的下一個上升沿復(fù)位觸發(fā)器12。
該由圖4所示的移位寄存器所產(chǎn)生的輸出信號形成一個多-相時鐘，該時鐘脈沖的相鄰輸出脈沖之間重疊。依賴于使用該移位寄存器，可利用或除去該重疊。
通過控制該置位和復(fù)位信號的傳輸方向，例如使用傳輸門，可將這種移位寄存器制成雙向的。然而，這需要額外的晶體管和一個沿著該移位寄存器的長度延伸的上/下控制線。
US5410583、US6339631和US6345085公開了另一種布置方法，其中，向一個移位寄存器提供一個輸入多-相時鐘信號，該移位寄存器中每一級向其輸出端傳輸一個時鐘信號。每一級由上一級的輸出觸發(fā)，由另一時鐘關(guān)閉。這種布置相當(dāng)緊湊，但是依賴nMOS傳輸晶體管，而該傳輸晶體管依賴于所使用的集成技術(shù)，從而不得不用互補輸出門來代替，因此，增加了這種移位寄存器的尺寸。上述文本未公開能提供雙向操作的技術(shù)。
US5859630公開了類似的一種能雙向操作的布置。在該多相時鐘輸入端呈現(xiàn)的時鐘脈沖的順序決定移位寄存器的移位方向。雖然此項技術(shù)不需要用于控制移位方向的傳輸門，但是由于其需要兩個并行控制電路來控制一單個晶體管以傳輸信號，所以每一級更加復(fù)雜。而且，由于需要將每一級與其前兩級和其后兩極相連，因此需要額外的連線。
本發(fā)明的概述本文使用的術(shù)語“復(fù)位優(yōu)于置位觸發(fā)器電路”定義為那些作為觸發(fā)器使用的復(fù)位優(yōu)于置位的電路。因此，當(dāng)復(fù)位輸入端出現(xiàn)一個有效復(fù)位信號時，不論置位輸入端的信號狀態(tài)是什么，該觸發(fā)器均被復(fù)位或保持復(fù)位狀態(tài)。當(dāng)置位輸入端接收一個有效置位信號時，只有當(dāng)復(fù)位輸入端沒有有效復(fù)位信號(相當(dāng)于在復(fù)位輸入端存在一個無效復(fù)位信號)時，才置位該觸發(fā)器。
根據(jù)本發(fā)明的第一方面，提供一個移位寄存器，其包括X級(31-35)以及Y個時鐘輸入(CK1-CK3)，其中，X是大于3的整數(shù)，Y是大于2的整數(shù)，其特征在于，每一第X級(32-35)包括一個觸發(fā)器和邏輯電路(36-50)，該邏輯電路被布置成能接收從該第(x-1)級(31-34)的輸出端(Q，QB)輸出的置位啟動信號，每一x滿足1＜x＜X；每一個第(nY+y)級(31-35)被布置成當(dāng)出現(xiàn)置位啟動信號時，可響應(yīng)該第y個時鐘輸入(CK1-CK3)的時鐘信號的上升沿或第一電平而置位，以及布置成可響應(yīng)該第y個時鐘輸入(CK1-CK2)的時鐘信號的下降沿或第二電平而復(fù)位，每一個y滿足0＜y≤Y，n是一個非負整數(shù)。
該第一級可布置成能接收來自起始脈沖輸入端的起始脈沖。
每一個觸發(fā)器和邏輯電路可包括一個上述定義的復(fù)位優(yōu)于置位的觸發(fā)器電路。該復(fù)位優(yōu)于置位的觸發(fā)器電路可包括一個復(fù)位置位觸發(fā)器和一個與門，該與門的一個輸出端連接至該觸發(fā)器的置位輸入端，一個第一輸入端連接至第y個時鐘輸入端以及一個第二輸入端連接至第(x-1)級輸出端。
該復(fù)位優(yōu)于置位觸發(fā)器電路可具有一個連接至第y個時鐘輸入的互補復(fù)位輸入端。
每一級可包括一個電平轉(zhuǎn)換器，用于轉(zhuǎn)換復(fù)位信號的電平。
該寄存器可包括一個時鐘信號發(fā)生器，其具有Y個分別連接至該Y個時鐘輸入端的多一相輸出端。該時鐘發(fā)生器可布置成能提供多一相時鐘信號，該每一對相位相鄰的時鐘信號彼此重疊。而相位不相鄰的時鐘信號可不重疊。
每一第x級可布置成能接收來自第(x+1)級輸出端的置位啟動信號。該第X級可排列成能接收來自起始脈沖輸入端的起始脈沖。該復(fù)位優(yōu)于置位的觸發(fā)器電路可包括一個或門，該或門的一個輸出端連接至該與門的第二輸入端，其輸入端連接至該第(x-1)級和第(x+1)級的輸出端。
該時鐘信號發(fā)生器可控制為能分別向該第一至第Y個時鐘輸入端順序提供時鐘脈沖，或者分別向該第Y至第一個時鐘輸入端順序提供時鐘脈沖。
該時鐘信號發(fā)生器可控制為能同時向這些時鐘輸入端提供時鐘無效信號。
該時鐘信號發(fā)生器可控制為能同時向這些時鐘輸入端提供時鐘有效信號。
該寄存器可包括一種用于將來自這些級的重疊輸出脈沖轉(zhuǎn)換成非重疊脈沖的布置。該布置可包括一個用于產(chǎn)生定時脈沖的脈沖發(fā)生器，每一個定時脈沖具有在各級相應(yīng)輸出信號的上升沿之后的上升沿，以及在各相應(yīng)輸出信號的下降沿之前的下降沿；以及X個邏輯電路，每一第x個邏輯電路布置成能進行第x級輸出信號和該定時脈沖之間的邏輯與運算。該每一個定時脈沖的上升沿可發(fā)生在相應(yīng)輸出信號之前的輸出信號的下降沿之后，而其下降沿可發(fā)生在跟隨相應(yīng)輸出信號的輸出信號的上升沿之前。
作為一種替代，該布置也可包括多個邏輯電路，每一第x個邏輯電路布置成能進行第x級的直接輸出和該第(x-1)與第(x+1)級反轉(zhuǎn)輸出之間的邏輯與運算。另外，該布置可包括多個邏輯電路，每一第x個邏輯電路布置成能進行第x級的直接輸出和該第(x-1)或第(x+1)級反轉(zhuǎn)輸出之間的邏輯與運算。
該寄存器可包括一個用于將來自這些級的輸出脈沖轉(zhuǎn)換成成批的同步脈沖的布置。該布置可包括一個用于生成定時脈沖的脈沖發(fā)生器，每一個定時脈沖與這些級的相應(yīng)組的輸出脈沖相重疊；以及X個邏輯電路，每一第x個邏輯電路布置成能進行第x級輸出脈沖和該定時脈沖之間的邏輯與運算。該每一個定時脈沖的上升沿可發(fā)生在相應(yīng)組的所有輸出信號的上升沿之后，而其下降沿可發(fā)生在相應(yīng)組的所有輸出信號的下降沿之前。
Y可等于3。
每一個時鐘輸入端是一個用于接收互補時鐘信號的互補輸入端。
該寄存器可包括一個CMOS集成電路。
根據(jù)本發(fā)明的第二方面，提供一種用于有源矩陣裝置的驅(qū)動器，其包括根據(jù)本發(fā)明的第一方面的寄存器。
根據(jù)本發(fā)明的第三方面，提供一種有源矩陣裝置，其至少包括一個根據(jù)本發(fā)明的第二方面的驅(qū)動器。
該裝置可包括液晶顯示器。
因此，能提供相當(dāng)小尺寸的移位寄存器，例如，其所需要的集成電路的面積比已知移位寄存器所需的集成電路的面積更小。在雙向傳輸實施例中，不需要多路復(fù)用器來控制信號方向，因此，不需要連線來控制這種多路復(fù)用器。需要每一個觸發(fā)器電路來向其相鄰級的一個或每一個級僅提供一個輸出。此外，為了提供雙向移位，不需要復(fù)制大的電路模塊。
依賴于該移位寄存器的級的數(shù)量，不需要控制接收起始脈沖的那一端的級。如果該第一和最后級與不同的時鐘輸入相連，則該兩個級均可接收起始脈沖，并校正在每一移位方向上的操作。如果該第一和最后級與相同的時鐘輸入相連，依賴于移位方向，該起始脈沖可在該第一和最后級之間切換，或者可在該移位寄存器的任一端增加一個虛擬級，或在其兩端均增加一個虛擬級。
在那些期望對移位寄存器的輸出脈沖的重疊進行控制的實施例中，通過調(diào)整該時鐘信號即可達成該控制，而在該寄存器中不需要額外的邏輯電路。當(dāng)移位寄存器用于顯示器的一個或多個驅(qū)動電路中時，相似的技術(shù)可用于控制顯示器的分辨率。在許多實施例中，由于通過提供合適的時鐘信號即可得到異步復(fù)位布置，從而不需要任何異步復(fù)位布置。
附圖的簡要說明通過實施例并參照附圖來進一步描述本發(fā)明，其中圖1是有源矩陣液晶顯示器的模塊示意圖；圖2和3圖示一種已知類型的移位寄存器的輸出信號時序圖；圖4是一種已知類型的移位寄存器的模塊示意圖；圖5是構(gòu)成本發(fā)明一個實施例的移位寄存器的模塊示意圖；圖6和7圖示了圖5中的用于正向和反向操作的移位寄存器所產(chǎn)生的波形的時序圖；圖8圖示用于本發(fā)明另一個實施例的四-相時鐘的時序圖；圖9是構(gòu)成本發(fā)明再一個實施例的移位寄存器的模塊示意圖；圖10是構(gòu)成本發(fā)明又一個實施例的移位寄存器的模塊示意圖；圖11是圖10所示的移位寄存器的一個級的電路圖；圖12是可在圖10所示的移位寄存器中使用的另一種類型的級的電路圖；圖13是可在圖10所示的移位寄存器中使用的又一種類型的級的電路圖；圖14是構(gòu)成本發(fā)明的又一個實施例的移位寄存器的模塊示意圖；圖15是圖14中的移位寄存器的一個級的電路圖；圖16是可在圖14所示的移位寄存器中使用的另一種類型的級的電路圖；圖17是構(gòu)成本發(fā)明的又一個實施例的移位寄存器的簡化模塊示意圖；圖18圖示了圖17中的移位寄存器所產(chǎn)生的波形的時序圖；圖19是構(gòu)成本發(fā)明的又一個實施例的移位寄存器的簡化模塊示意圖；圖20是構(gòu)成本發(fā)明的再一個實施例的移位寄存器的模塊示意圖；圖21圖示一個寄存器所產(chǎn)生的波形時序圖，該寄存器不需要單獨的異步復(fù)位輸入，并能提供數(shù)據(jù)線的預(yù)充電；圖22圖示用于多一分辨率顯示裝置中的移位寄存器產(chǎn)生的波形時序圖；圖23是構(gòu)成本發(fā)明的再一個實施例的移位寄存器的模塊示意圖；圖24是構(gòu)成本發(fā)明的又一個實施例的移位寄存器的模塊示意圖；圖25是圖24中所示的移位寄存器的一個級的電路圖；圖26是構(gòu)成本發(fā)明的又一個實施例的移位寄存器的模塊示意圖；圖27是圖26中所示的移位寄存器的一個級的電路圖。
在所有附圖中，相同的附圖標記代表相同的部件。
優(yōu)選實施例的詳細描述具有有效高復(fù)位R和置位S輸入端的標準RS觸發(fā)器按照如下真值表操作

其中，X是不確定的或者不允許的狀態(tài)，O是邏輯低電平，1是邏輯高電平，Qn是輸出狀態(tài)，Qn-1是先前的輸出狀態(tài)。
具有有效高復(fù)位和置位輸入的復(fù)位優(yōu)于置位觸發(fā)器按照如下真值表操作

本文公開的實施例使用具有有效低復(fù)位和有效高置位的復(fù)位優(yōu)于置位的觸發(fā)器，其電路按照如下真值表操作

復(fù)位優(yōu)于置位的觸發(fā)器可以以多種不同的方式實施，本文公開了各種實施例。
為了進行舉例說明但卻不喪失任何一般性，圖5圖示由三相時鐘控制的5級移位寄存器。其第一至第五級31-35分別采用復(fù)位優(yōu)于置位的觸發(fā)器，并分別包括復(fù)位置位觸發(fā)器(RSFF)36-40、與門41-45、或門46-50，以及一個時鐘信號發(fā)生器51。該移位寄存器具有三個分別與時鐘信號發(fā)生器51的相應(yīng)多一相時鐘輸出端相連接的時鐘輸入CK1、CK2和CK3，和一個與該時鐘信號發(fā)生器51的相應(yīng)輸出端連接的起始脈沖輸入SP。
該觸發(fā)器36-40具有非反轉(zhuǎn)或直接輸出端Q，其形成該寄存器的輸出OUT1-OUT5。每一個觸發(fā)器具有一個與該級與門的輸出端相連的置位輸入端S，一個與適當(dāng)?shù)臅r鐘輸入相連的互補或反轉(zhuǎn)(有效低)復(fù)位輸入端RB。尤其是，第一和第四級觸發(fā)器36和39的反轉(zhuǎn)復(fù)位輸入端與第一時鐘輸入CK1相連，第二和第五級觸發(fā)器37和40的反轉(zhuǎn)復(fù)位輸入端與第二時鐘輸入CK2相連，第三級觸發(fā)器38的反轉(zhuǎn)復(fù)位輸入端與第三時鐘輸入CK3相連。通常，對具有Y個時鐘輸入的移位寄存器來說，每一個第(nY+y)級寄存器復(fù)位輸入端連接至第y個時鐘輸入，其中，0＜y＜Y，并且n為非負整數(shù)。實際上，至少需要三個多一相時鐘輸入來校正該雙向移位寄存器的操作。
每一級的與門的輸入端連接至該級的或門的輸出端，并連接至該級觸發(fā)器的反轉(zhuǎn)復(fù)位輸入端。每一中間級的或門的輸入端分別連接至上一級和下一級的輸出端。在第一級31，或門46的輸入端連接至第二級32的輸出端以及起始脈沖的輸入SP。相反地，該最后一級35的或門50的輸入端連接至上一級34的輸出端以及起始脈沖輸入SP。
圖6和圖7分別圖示了圖5所示的移位寄存器正向和反向移位時，不同電路節(jié)點處產(chǎn)生的波形的時序圖。如圖6所示，向起始脈沖輸入SP提供一個起始脈沖，并向第一時鐘輸入CK1提供一個與該起始脈沖重疊的第一時鐘脈沖。因此，該第一級31的觸發(fā)器36被置位，以在其輸出OUT1提供一個輸出脈沖。將該輸出邏輯高電平信號提供給下一級42的或門47，但該級保持復(fù)位，因為第二時鐘輸出CK2為邏輯低電平。
當(dāng)?shù)诙r鐘輸入CK2切換至邏輯高電平時，禁止第二觸發(fā)器37的復(fù)位，從而通過或門47和與門42來置位該觸發(fā)器37。因此，該觸發(fā)器37的輸出端Q升高。當(dāng)該第一時鐘輸入CK1切換至邏輯低電平時，第一級31的觸發(fā)器36復(fù)位，其輸出切換至邏輯低電平，表示該第一級輸出脈沖結(jié)束。
重復(fù)該操作，以便在該移位寄存器內(nèi)，通過如圖6所示的與相應(yīng)輸出脈沖重疊的每一個時鐘脈沖，該起始脈沖有效地從一級移位至另一級。尤其是，連續(xù)的輸出脈沖對彼此重疊，不連續(xù)的輸出脈沖對不重疊。通過時鐘脈沖的上升沿和下降沿來觸發(fā)每一個輸出脈沖的上升沿和下降沿。
圖7圖示該移位寄存器反向操作所產(chǎn)生的信號。在這種情況下，第一個進入第五級或最后一級35的觸發(fā)器40的起始脈沖的時鐘脈沖提供給第二時鐘輸入CK2。時鐘脈沖的順序與圖6所示的順序相反，以便在每一中間級，對反向移位來說，通過相鄰的較高一級置位每一個觸發(fā)器，通過相鄰的較低一級復(fù)位每一個觸發(fā)器，從而起始脈沖與時鐘脈沖同步的從最后一級35漸進移位至第一級31。
時鐘信號的重疊必須足夠多，以便在每一級的前置位級被復(fù)位之前能置位每一級。而且，起始脈沖必須與該第一個時鐘脈沖的有效沿重疊，但是卻不能與任何隨后的時鐘脈沖的有效沿重疊。
該移位寄存器至少需要三個時鐘輸入和三個時鐘相，但是也可以使用超過三相的時鐘相。圖8圖示可以在移位寄存器中使用的四相時鐘，在該寄存器中，每四級復(fù)位輸入連接至相同時鐘輸入，即第一至第四級、第五至第八級、第九至第十二級等級分別連接至?xí)r鐘輸入CK1至CK4。倒轉(zhuǎn)時鐘相的順序，并將第一時鐘脈沖輸入至最后一級，將引起如前所述的反向移位。
圖9所示的移位寄存器與圖5所示的移位寄存器的區(qū)別在于，觸發(fā)器36-40的每一個包括一個復(fù)位優(yōu)于置位的觸發(fā)器，從而與門41-45是不需要的，可以省略。觸發(fā)器36-40的每一個反轉(zhuǎn)復(fù)位輸入端RB上的邏輯低電平信號復(fù)位該級，并阻止該級被置位。如果置位輸入端S上的邏輯高電平信號與該級復(fù)位輸入端RB上的邏輯高電平一致，則該邏輯高電平信號僅置位該級。
圖10圖示的移位寄存器中，通過采用啟動輸入端EN1和EN2，將或門46的功能并入觸發(fā)器。圖11更加詳細地圖示了圖10的移位寄存器的典型級31。通過增加包括n-型晶體管60-65和p-型晶體管66至69的絕緣柵型金屬氧化物半導(dǎo)體薄膜晶體管，來具體示例該級。晶體管60和61的柵極分別連接至啟動輸入端EN1和EN2。晶體管60和61的源極連接至負電源線vss，而這些晶體管的漏極連接至晶體管62的源極。時鐘輸入CK連接至晶體管62、66、63和68的柵極。晶體管66的漏極連接至晶體管62的漏極，晶體管66的源極連接至正電源線vddd。
晶體管62和66的漏極連接至晶體管64和67的漏極、晶體管65和69的柵極以及反轉(zhuǎn)輸出QB。晶體管63、64、67和68在電源線vss和vddd之間串連連接。晶體管64和67作為互補反相器操作。
晶體管65和69串連布置在電源線vss和vddd之間，并作為互補反相器操作。晶體管65和69的漏極連接至晶體管64和67的柵極以及直接輸出Q。因此，該觸發(fā)器布置為一對具有一個輸入選通的交叉連接反相器。
圖12圖示級31的另一個實例，該級適于用在圖10所示的移位寄存器中。該級適合使用低電壓有效低時鐘信號，并包括一個用于時鐘信號CKB的單端電平移位器。
圖12圖示的級也包括一個互補反相器，該反相器由晶體管65和69形成。而且，啟動輸入EN1和EN2分別提供給n-型晶體管60和61的柵極。晶體管60和61的源極以及n-型晶體管70的源極連接至反轉(zhuǎn)時鐘輸入CKB，而這些晶體管的漏極連接至晶體管65和69的柵極以及晶體管71的漏極，晶體管71的柵極連接至負電源線vss，其源極連接至正電源線vddd。晶體管70的柵極連接至輸出Q。
當(dāng)啟動輸入EN1和EN2的任一個出現(xiàn)邏輯高電平時，由時鐘輸入CKB的邏輯低電平置位該觸發(fā)器，輸出Q切換至邏輯高電平。該狀態(tài)由從輸出Q至晶體管70柵極的反饋得以保持，以便當(dāng)缺少啟動信號時，保持該狀態(tài)。當(dāng)時鐘信號CKB切換至邏輯高電平時，觸發(fā)器復(fù)位。在輸出Q反饋回電平移位器的晶體管70之前，該輸出Q可被緩存。當(dāng)僅需要一個時鐘信號(不是其互補信號)，并且邏輯高電平時鐘信號能確保復(fù)位該觸發(fā)器時，不需要異步復(fù)位布置。
圖13圖示一級31，其以與圖12所示的級類似的方式起作用，但增加了一個包括晶體管72和73的輸出反相器，并且將啟動輸入和反饋信號施加給一個三端與非門75，該與非門的輸出連接至晶體管70的柵極。這種布置的優(yōu)點在于其能較好的均衡電平移位器。尤其是，可僅有一個下拉晶體管70，而在圖12的布置中，一次操作兩個下拉晶體管(70和61，或70和60)。
圖14圖示一個移位寄存器，其與圖10所示的移位寄存器的區(qū)別在于觸發(fā)器36-40具有互補時鐘輸入端CK和CKB，其連接至三相互補時鐘輸入CK1、CK1B；CK2、CK2B；CK3、CK3B。圖15所示的級與圖13所示的級的區(qū)別在于其省略了反相器72、73，并且電平移位器是一個包括晶體管70和71，以及晶體管76、77和78的雙端電平移位器。門75的輸出連接至晶體管76和77的柵極，晶體管76和77的源極分別連接至負電源線vss和正電源線vddd。晶體管76、77和78的漏極連接在一起，并連接至晶體管70和78的柵極。晶體管78的源極連接至直接時鐘輸入CK。這種布置的優(yōu)點在于與采用單端電平移位器相比，電平移位器處理變化的操作更快，更強健。
圖16所示的級31包括兩個單端電平移位器，其與低電壓互補時鐘信號一起使用。置位和復(fù)位的功能均為“有效低”，即在反轉(zhuǎn)時鐘輸入CKB的邏輯低電平置位該級，如果該級已置位，則在時鐘輸入CK的邏輯低電平復(fù)位該級。也需要一個異步復(fù)位OB。
異步復(fù)位輸入OB連接至晶體管71的柵極以及晶體管80的柵極，而晶體管80的源極連接至負電源線vss，漏極連接至晶體管72的源極。反轉(zhuǎn)輸出QB連接至晶體管82的柵極，而晶體管82的源極連接至正電源線vddd，其漏極連接至晶體管81的柵極。晶體管81的漏極連接至直接輸出Q，源極連接至?xí)r鐘輸入CK。如前所述，由晶體管72、73和65、69形成交叉連接反相器，由晶體管60和61提供電平移位器以及或布置。
如前所述，前述移位寄存器的輸出脈沖的重疊量接近時鐘信號的重疊量。雖然這種重疊可以在合適的應(yīng)用中使用，但是對其它需要非重疊多一相時鐘信號的應(yīng)用來說，例如應(yīng)用于圖1所示的掃描線驅(qū)動器時，可采用圖17所示的布置來消除該重疊。這種布置包括一個提供輸出PWC脈沖的定時脈沖發(fā)生器85，該輸出PWC脈沖起脈沖寬度控制信號的作用，用于確定來自移位寄存器的單相輸出的實際脈沖寬度。該輸出PWC連接至與門86-90的第一輸入端，這些與門的第二輸入端分別連接至觸發(fā)器36-40的輸出端。門86-90的輸出分別形成輸出SLI-SL5，其可用于向有源矩陣提供掃描信號。
圖18圖示了圖17所示的布置的操作時序圖。移位寄存器的每一個輸出OUT1-OUT6與信號PWC相與，以分別提供多一相非重疊掃描信號SL1-SL6。通過改變信號PWC的脈沖寬度能改變掃描信號的間隔，定時脈沖發(fā)生器85是可控制的或可編程的，以允許選擇掃描脈沖的寬度。
圖19圖示另一種消除重疊的布置的簡化形式，以提供與圖18所示的非重疊掃描信號類型相同的非重疊掃描線信號SL1-SL5。在這種情況下，觸發(fā)器36-40具有直接和反轉(zhuǎn)輸出端Q和QB，每一個觸發(fā)器的直接輸出提供給相應(yīng)的與門91-95的第一輸入端，與門91-95的輸出提供相應(yīng)的掃描線信號SL1-SL5。91-95的每個門具有兩個和三個連接至上一級和下一級輸出QB的輸入端。這種布置提供非重疊的、并具有非重疊邊緣的掃描脈沖。
圖20圖示了圖19所示的布置的一種改進，其中，每一個與門91-95具有兩個輸入端，其第二輸入端連接至下一級觸發(fā)器的反轉(zhuǎn)輸出端QB。這種布置產(chǎn)生的掃描脈沖除了具有一致的邊緣外，大體上也不重疊。
在前述的許多實施例中，不需要異步復(fù)位，并且時鐘信號發(fā)生器51能被設(shè)置為可向所有的時鐘輸入提供一個預(yù)定的邏輯電平，以便復(fù)位所有的觸發(fā)器36-40。尤其是，同時將所有時鐘輸入置位為無效狀態(tài)，可用于復(fù)位，例如在掃描線驅(qū)動器中開始一個掃描周期之前或在數(shù)據(jù)線驅(qū)動器中開始一個行刷新周期之前進行復(fù)位。相反地，在與起始脈沖相同時刻同時將所有時鐘輸入置位為有效狀態(tài)，可用于置位圖21所示的所有級。接著，如上所述，所有級可被復(fù)位。例如，這可用在數(shù)據(jù)線驅(qū)動器中，從而在每一個新的線或行刷新周期開始時，將所有的數(shù)據(jù)線預(yù)充電至一個中間數(shù)據(jù)值。時鐘信號發(fā)生器51可設(shè)置為能自動地、有選擇地或根據(jù)編制的程序來完成這些功能。
如前所述的能生成重疊脈沖的實施例可用于提供顯示裝置的驅(qū)動器，而該驅(qū)動器能提供多分辨率的功能。通過改變由時鐘信號發(fā)生器51提供的時鐘輸入端的時鐘脈沖的寬度可以實現(xiàn)該功能，而不需要額外的電路。如圖22的上部分所示。
在該高分辨率的操作模式下，以如前所述的方式操作移位寄存器，例如，參照圖6和7來操作移位寄存器，從而在移位寄存器的輸出信號之間存在相對較小的重疊。通過提供如圖22上部分所示的延長時鐘脈沖CK1至CK3，可減小分辨率，尤其在本實施例中，能有效的成對啟動該移位寄存器的輸出。如果均以這種模式來操作數(shù)據(jù)和掃描驅(qū)動器，那么可將顯示分辨率減小四分之一，例如從VGA減至QVGA。這時，輸出脈沖對之間的重疊延長的如此之多，例如其使輸出脈沖OUT1和OUT2大致上重疊。當(dāng)用于數(shù)據(jù)線驅(qū)動器時，將要鎖存的數(shù)據(jù)必須在輸出脈沖OUT1和OUT2的下降沿均保持恒定，并接著必須在輸出信號OUT3和OUT4的下降沿之前進行改變。通過采取這種時序，各項數(shù)據(jù)可鎖存在成對的數(shù)據(jù)線中。
圖22所示的技術(shù)可用于圖17所圖示的布置中，以便成對輸出脈沖具有相同的定時，并且每一對輸出脈沖的下降沿發(fā)生在下一對的上升沿之前。對該圖上部分所圖示的信號以及來自定時脈沖發(fā)生器85的具有該示之波形的PWC信號來說，圖22的下部分圖示了如何實現(xiàn)上述功能。
前述實施例是雙向的，并且能依賴于由發(fā)生器51提供的時鐘脈沖的次序，來將起始脈沖朝著移位寄存器的第一級或最后一級移位。然而，也可以提供一種單向移位寄存器，圖23圖示了這種寄存器的一個實例。這種移位寄存器與圖5所示的移位寄存器具有相同的類型，除了每一級32-35分別從上一級31-34接收置位信號。因此，不需要或門46-50，從而圖23省略了或門。
“正”向操作時，圖23的移位寄存器的操作與前述圖5的移位寄存器操作相同，其產(chǎn)生的波形與圖6所示的波形相同。因此，時鐘輸入CK1的第一個時鐘脈沖對進入第一級31的觸發(fā)器36的起始脈沖SP1進行記時。觸發(fā)器36的Q輸出被切換至邏輯高電平，并提供給第二級32的與門42的第一輸入端。然而，第二時鐘輸入CK2的時鐘信號處于邏輯低電平，以便阻止門42將該邏輯高電平傳輸至觸發(fā)器37的置位輸入端S，并保持該觸發(fā)器37復(fù)位。
當(dāng)?shù)诙r鐘輸入CK2的時鐘信號變?yōu)檫壿嫺唠娖綍r，觸發(fā)器37的有效低復(fù)位輸入端RB不再保持該觸發(fā)器處于復(fù)位狀態(tài)。門42的兩個輸入端均處于邏輯高電平，以便向該觸發(fā)器37的有效高置位輸入端S提供一個邏輯高電平信號，因此，觸發(fā)器37被置位，并在其輸出端Q提供一個邏輯高電平。當(dāng)?shù)谝粫r鐘輸入CK1的信號電平變?yōu)檫壿嫷碗娖綍r，第一觸發(fā)器36被復(fù)位，其輸出Q切換至邏輯低電平，表示輸出OUT1的輸出脈沖結(jié)束。接著對每一個時鐘脈沖不斷重復(fù)該循環(huán)，以便輸出OUT1-OUT5依次產(chǎn)生重疊的時鐘脈沖，并將起始脈沖有效的朝著該移位寄存器的最后一級移位。
可類似改進前述的其它雙向?qū)嵤├蕴峁┮粋€單向移位寄存器。
圖24圖示另一個單向移位寄存器，其能接收低電壓時鐘信號，圖25更加詳細地圖示了該移位寄存器的一級。級36-40的每一級具有互補輸出端Q和QB、時鐘輸入端CK、反轉(zhuǎn)輸入端ENB以及一個反轉(zhuǎn)置零輸入端ZEROB。每一個啟動輸入端ENB連接至上一級互補輸出端QB，每一個置零輸入端ZEROB連接至上一級之前的那一級的互補輸出端。因此，當(dāng)該級上一級之前的那一級被置位時，該級被置零，當(dāng)該級上一級被觸發(fā)時，該級被觸發(fā)。圖25詳細圖示一個級，例如級31。除了由晶體管65和69所形成的互補反相器，該級包括n-型晶體管100-104、p-型晶體管105-108、反相器109-111以及一個電容112。晶體管105-107并行連接，它們的源極連接至正電源線vddd，漏極連接在一起，并連接至晶體管108的源極。晶體管105-107的柵極分別連接至置零輸入端ZEROB、啟動輸入端ENB以及互補輸出端QB。置零輸入端ZEROB也連接至反相器109的輸入端，反相器109的輸出端連接至晶體管100和104的柵極。晶體管101的柵極連接至互補輸出端QB，晶體管100和101在晶體管102和108的柵極和漏極之間串聯(lián)連接。晶體管102的柵極由電容112連接至?xí)r鐘輸入CK，其源極連接至負電源線VSS。
晶體管102和108的漏極連接至晶體管65和69的柵極，晶體管105-107的漏極連接至晶體管69的源極。晶體管65和69的漏極連接至晶體管103和104的漏極以及串連反相器110和111，串連反相器110和111分別提供互補和直接輸出QB和Q。晶體管103和104的源極連接至負電源線VSS，晶體管103的柵極連接至復(fù)位輸入RST。
當(dāng)置零輸入ZEROB有效并處于邏輯低電平時，該級被置零，而時鐘輸入CK也處于邏輯低電平。由晶體管102和108形成的反相器的輸入端和輸出端連接在一起，而電源提供給由晶體管65、69和102、108形成的反相器。電容112的上板存儲反相器102、108的切換點電壓。
當(dāng)上一級被置位時，通過將電源與反相器102、108相連，該級被觸發(fā)，以便反相器的輸入返回至其切換點電壓。當(dāng)輸入CK的時鐘信號變?yōu)檫壿嫺唠娖綍r，電荷注入電容112，以便升高提供給反相器102、108的輸入電壓，使得反相器的輸出切換至邏輯低電平。反相器65、69、110和111將反相器102、108的輸出電平存儲為一個邏輯真值，因為，如果反相器102、108的輸入不能達到正電源電壓，則該反相器的輸出仍高于負電源電壓，即使將其輸出切換至其低電平狀態(tài)。
隨著該級置位，晶體管107保持施加到反相器102、108和65、69的電源電壓。晶體管101被關(guān)閉，并將電荷注入反相器102、108的輸入端。當(dāng)時鐘信號隨后降至邏輯低電平時，因此注入的電荷和晶體管101使得該反相器的輸入降至其切換點電壓之下，以便復(fù)位該級。
可以省略晶體管101。然而，也可通過置零輸入ZEROB的置零脈沖的下降沿注入電荷，以便反相器102、108的輸入實際上稍微低于啟動相的起始處的切換點。晶體管101的存在以較低上升沿為代價而提供對該時鐘信號下降沿的更快速響應(yīng)。
圖26圖示了圖24的移位寄存器的一個雙向變型。依賴于移位方向，通過第(n-2)或第(n+2)級來置零每個第n級，通過第(n-1)或第(n+1)級來觸發(fā)每個第n級。
圖27圖示了其中一級，其與圖25圖示的級的區(qū)別在于用一個與非門115代替反相器109，該與非門的輸入連接至置零輸入ZEROB1和ZEROB2，而且晶體管105和106的柵極連接至啟動輸入ENB1和ENB2。另一個晶體管116也串連在晶體管69和晶體管105-107之間，其柵極連接至與非門115的輸出端。此外，三個串連晶體管117連接在反相器65、69的輸出端和負電源線之間，它們的柵極連接至啟動輸入ENB1和ENB2以及互補輸出QB。與已知類型的單向移位寄存器相比，這種布置的優(yōu)點在于其所占的基板面積減小了。因此，在那些在顯示器面板的顯示基板上集成有這種移位寄存器的顯示面板上，能減小圍繞著顯示圖像的區(qū)域的面板的尺寸，這使得顯示面板能采用較小的窗口尺寸。作為選擇或此外，部分或全部節(jié)省面積可用于集成附加電路，否則集成附加電路將需要增加面板面積。
權(quán)利要求
1.一種移位寄存器，包括X級(31-35)和Y個時鐘輸入(CK1-CK3)，其中，X是大于3的整數(shù)，Y是大于2的整數(shù)，其特征在于每一第x級(32-35)包括一個觸發(fā)器和邏輯電路(36-50)，該邏輯電路被布置為能接收來自第(x-1)級(31-34)的輸出端(Q，QB)的置位啟動信號，每一個x滿足1＜x≤X；每一第(nY+y)級(31-35)被布置成當(dāng)存在該置位啟動信號時，能響應(yīng)該第y個時鐘輸入(CK1-CK3)的時鐘信號的上升沿或第一電平而被置位，以及被布置成能響應(yīng)該第y個時鐘輸入(CK1-CK2)的時鐘信號的下降沿或第二電平而被復(fù)位，每一個y滿足0＜y≤Y，n是一個非負整數(shù)。
2.根據(jù)權(quán)利要求1所述的寄存器，其特征在于，該第一級(31)可布置成能接收來自起始脈沖輸入端(SP)的起始脈沖。
3.根據(jù)權(quán)利要求1或2所述的寄存器，其特征在于，每一個觸發(fā)器和邏輯電路(36-50)可包括一個復(fù)位優(yōu)于置位的觸發(fā)器電路。
4.根據(jù)權(quán)利要求3所述的寄存器，其特征在于，該復(fù)位優(yōu)于置位的觸發(fā)器電路(36-50)包括一個復(fù)位置位觸發(fā)器(36-40)和一個與門(41-45)，該與門的一個輸出端連接至該觸發(fā)器(36-40)的置位輸入端(S)，一個第一輸入端連接至第y個時鐘輸入(CK1-CK3)以及一個第二輸入端連接至第(x-1)級(36-39)的輸出端。
5.根據(jù)權(quán)利要求3或4所述的寄存器，其特征在于，該復(fù)位優(yōu)于置位的觸發(fā)器電路(36-50)具有一個連接至第y個時鐘輸入(CK1-CK3)的互補復(fù)位輸入端(RB)。
6.根據(jù)前述任一項權(quán)利要求所述的寄存器，其特征在于，每一級(31-35)包括一個電平轉(zhuǎn)換器，用于轉(zhuǎn)換復(fù)位信號的電平。
7.根據(jù)前述任一項權(quán)利要求所述的寄存器，其特征在于，該寄存器包括一個時鐘信號發(fā)生器(51)，其具有Y個分別連接至該Y個時鐘輸入(CK1-CK3)的多相輸出端。
8.根據(jù)權(quán)利要求7所述的寄存器，其特征在于，該時鐘發(fā)生器(51)可布置成能提供多相時鐘信號，每一對相位相鄰的時鐘信號彼此重疊。
9.根據(jù)權(quán)利要求8所述的寄存器，其特征在于，相位不相鄰的時鐘信號不重疊。
10.根據(jù)前述任一項權(quán)利要求所述的寄存器，其特征在于，每一第x級(31-34)可布置成能接收來自該第(x+1)級(32-35)的輸出端的置位啟動信號。
11.根據(jù)權(quán)利要求10所述的寄存器，其特征在于，該第X級(35)布置成能接收來自該起始脈沖輸入端(SP)的起始脈沖。
12.根據(jù)權(quán)利要求10或11所述的寄存器，其特征在于，該復(fù)位優(yōu)于置位的觸發(fā)器電路(36-50)包括一個或門(46-50)，該或門的一個輸出端連接至該與門(41-45)的第二輸入端，其輸入端連接至該第(x-1)級和第(x+1)級(31-35)的輸出端(Q，QB)。
13.根據(jù)權(quán)利要求10或12所述的寄存器，其特征在于，該時鐘信號發(fā)生器(51)可控制為能按順序分別向該第一至第Y個時鐘輸入(CK1-CK3)提供時鐘脈沖，或者分別向該第Y至第一個時鐘輸入(CK3-CK1)提供時鐘脈沖。
14.根據(jù)權(quán)利要求7至9以及13的任一項所述的寄存器，其特征在于，該時鐘信號發(fā)生器(51)可控制為能同時向這些時鐘輸入(CK1-CK3)提供時鐘無效信號。
15.根據(jù)權(quán)利要求7至9、13和14的任一項所述的寄存器，其特征在于，該時鐘信號發(fā)生器(51)可控制為能同時向這些時鐘輸入(CK1-CK3)提供時鐘有效信號。
16.根據(jù)前述任一項權(quán)利要求所述的寄存器，其特征在于，該寄存器包括一種布置(85-89)，用于將來自這些級(31-35)的重疊輸出脈沖轉(zhuǎn)換成非重疊脈沖。
17.根據(jù)權(quán)利要求16所述的寄存器，其特征在于，該布置(85-90)包括一個用于產(chǎn)生定時脈沖(PWC)的脈沖發(fā)生器(85)，每一個定時脈沖具有在各級(31-35)的相應(yīng)輸出信號(OUT1-OUT5)的上升沿之后的上升沿，以及在各相應(yīng)輸出信號(OUT1-OUT5)的下降沿之前的下降沿；以及X個邏輯電路(86-90)，每一個第x個邏輯電路布置成能進行第x級(31-35)輸出信號(OUT1-OUT5)和該定時脈沖(PWC)之間的邏輯與運算。
18.根據(jù)權(quán)利要求17所述的寄存器，其特征在于，該每一個定時脈沖(PWC)的上升沿發(fā)生在相應(yīng)輸出信號之前的輸出信號(OUT1-OUT5)的下降沿之后，而其下降沿發(fā)生在跟隨相應(yīng)輸出信號的輸出信號(OUT1-OUT5)的上升沿之前。
19.根據(jù)權(quán)利要求16所述的寄存器，其特征在于，該布置包括多個邏輯電路(91-95)，每一個第x個邏輯電路布置成能進行第x級(32-35)的直接輸出(Q)和該第(x-1)和第(x+1)級(31-36)的反轉(zhuǎn)輸出(QB)之間的邏輯與運算。
20.根據(jù)權(quán)利要求16所述的寄存器，其特征在于，該布置包括多個邏輯電路(91-95)，每一個第x個邏輯電路布置成能進行第x級(31-35)的直接輸出(Q)和該第(x-1)或第(x+1)級(31-35)的反轉(zhuǎn)輸出(QB)之間的邏輯與運算。
21.根據(jù)權(quán)利要求1至15任一項所述的寄存器，其特征在于，該寄存器包括一個用于將來自這些級的輸出脈沖轉(zhuǎn)換成成批的同步脈沖的布置。
22.根據(jù)權(quán)利要求21所述的寄存器，其特征在于，該布置包括一個用于生成定時脈沖(PWC)的脈沖發(fā)生器(85)，每一個定時脈沖與這些級(31-35)的相應(yīng)組的輸出脈沖(OUT1-OUT5)重疊；以及X個邏輯電路(86-90)，每一個第x個邏輯電路布置成能進行第x級輸出脈沖和該定時脈沖(PWC)之間的邏輯與運算。
23.根據(jù)權(quán)利要求22所述的寄存器，其特征在于，該每一個定時脈沖(PWC)的上升沿發(fā)生在相應(yīng)組的所有輸出信號的上升沿之后，該每一個定時脈沖(PWC)的下降沿發(fā)生在相應(yīng)組的所有輸出信號的下降沿之前。
24.根據(jù)前述任一項權(quán)利要求所述的寄存器，其特征在于，Y等于3。
25.根據(jù)前述任一項權(quán)利要求所述的寄存器，其特征在于，每一個時鐘輸入(CK1-CK3)是一個用于接收互補時鐘信號(CK，CKB)的互補輸入。
26.根據(jù)前述任一項權(quán)利要求所述的寄存器，其特征在于，該寄存器可包括一個CMOS集成電路。
27.一種用于有源矩陣裝置的驅(qū)動器，其特征在于，該驅(qū)動器包括根據(jù)前述權(quán)利要求的任一項所述的寄存器。
28.一種有源矩陣裝置，其特征在于，該有源矩陣裝置至少包括一個根據(jù)權(quán)利要求27所述的驅(qū)動器。
29.根據(jù)權(quán)利要求28所述的裝置，其特征在于，該裝置包括一個液晶顯示器(1-3)。
全文摘要
提供一種移位寄存器，例如，其可用于有源矩陣液晶顯示器的掃描和數(shù)據(jù)線驅(qū)動器(2，3)中。該移位寄存器包括X級(31－35)，其中，X是大于3的整數(shù)。時鐘信號發(fā)生器(51)提供Y－相時鐘信號(CK1－CK3)，其中，Y大于2。每一個中間級(32－34)接收來自其緊鄰的上一級輸出端的置位啟動信號，當(dāng)存在啟動信號時，通過時鐘脈沖的起始端置位每一中間級，通過時鐘脈沖的末端復(fù)位每一中間級。為了提供雙向操作，每一中間級(32－34)也從其緊鄰的下一級輸出端接收置位啟動信號。時鐘信號發(fā)生器(51)以第一順序提供時鐘脈沖用于移位寄存器的正向操作，以第二順序提供時鐘脈沖用于移位寄存器的反向操作。
文檔編號G02F1/13GK1609939SQ200410003960
公開日2005年4月27日 申請日期2004年1月21日 優(yōu)先權(quán)日2003年1月25日
發(fā)明者P·A·哉布迪, H·G·沃爾頓 申請人:夏普株式會社