一種驅動電路及發(fā)光控制電路、顯示面板、顯示裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及顯示技術領域，尤其涉及一種驅動電路及發(fā)光控制電路、顯示面板、顯示裝置。
【背景技術】
[0002]有機發(fā)光顯示(Organic light Emitting Display),由于其具有不需背光源、對比度高、厚度薄、視角廣、反應速度等技術優(yōu)點，已經成為顯示行業(yè)發(fā)展的重點方向之一。其利用有機發(fā)光材料作為像素的發(fā)光材料，利用像素驅動電路驅動發(fā)光，而為像素驅動電路提供驅動信號的電路設計是發(fā)展有機發(fā)光顯示技術的重中之重。

【發(fā)明內容】

[0003]本發(fā)明優(yōu)選實施例主要提供一種結構簡單且輸出信號更加穩(wěn)定的發(fā)光控制電路。
[0004]一方面，本發(fā)明優(yōu)選實施例提供一種驅動電路，包括第一晶體管、第二晶體管、第一電容和第二電容，其中:
[0005]所述第一晶體管的柵極耦接用于接收第一時鐘信號的第一時鐘信號輸入端，第一端耦接用于接收起始信號的起始信號輸入端，第二端耦接第一節(jié)點；
[0006]所述第二晶體管的柵極耦接第一節(jié)點，第一端耦接用于接收第一電平信號的第一電平信號輸入端，第二端耦接第二節(jié)點；
[0007]所述第一電容耦接于第一電平信號輸入端與第一節(jié)點之間；
[0008]所述第二電容的第一極板耦接用于接收第二時鐘信號的第二時鐘信號輸入端，第二極板耦接第二節(jié)點。
[0009]另一方面，本發(fā)明另一優(yōu)選實施例提供一種發(fā)光控制電路，包括輸入單元和反向單元，其中輸入單元包括上述驅動電路。
[0010]進一步的，所述反向單元包括:第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管、第三電容和第四電容；
[0011]所述第三晶體管的柵極耦接所述第二節(jié)點，第一端耦接所述第一電平信號輸入端，第二端耦接第四節(jié)點；
[0012]所述第四晶體管的第一端通過所述第三電容與所述第一時鐘信號輸入端耦接，所述第四晶體管的柵極與第一端耦接，第二端耦接于第四節(jié)點；
[0013]所述第五晶體管的柵極耦接第二時鐘信號輸入端，第二端耦接所述第四晶體管的第一端，第一端耦接用于接收第二電平信號的第二電平信號輸入端；
[0014]所述第六晶體管的柵極耦接于第四節(jié)點，第一端耦接于所述第一電平信號輸入端，第二端耦接于所述第三節(jié)點；
[0015]所述第七晶體管的柵極耦接所述第二節(jié)點，第一端耦接于所述第二電平信號輸入端，第二端親接于第三節(jié)點；
[0016]所述第八晶體管的柵極耦接所述第三節(jié)點，第一端耦接所述第一電平信號輸入端，第二端耦接所述發(fā)光控制電路的輸出端；
[0017]所述第九晶體管的柵極耦接于第四節(jié)點，第一端耦接所述第二電平信號輸入端，第二端耦接所述發(fā)光控制電路的輸出端；
[0018]所述第四電容耦接于所述第四節(jié)點和所述發(fā)光控制電路輸出端之間。
[0019]另一方面，本發(fā)明另一優(yōu)選實施例還提供一種顯示面板，包括N級上述發(fā)光控制電路。
[0020]進一步的，所述第一級發(fā)光控制電路的起始信號輸入端輸入起始信號，所述第I級發(fā)光控制電路的起始信號輸入端輸入上一級發(fā)光控制電路的輸出信號，I = 2,3,…N。
[0021]另一方面，本發(fā)明優(yōu)選實施例還提供一種顯示裝置，包括上述顯示面板。
[0022]本發(fā)明優(yōu)選實施例提供的驅動電路及發(fā)光控制電路、顯示面板、顯示裝置至少具有的有益效果:多級發(fā)光控制電路相互級聯，只需一個高電平的觸發(fā)信號；發(fā)光控制電路結構簡單且輸出的信號不會抖動，在工作期間不會出現輸出懸空，使得輸出更加穩(wěn)定，提高顯示效果。
【附圖說明】
[0023]圖1是現有技術的發(fā)光控制電路原理圖；
[0024]圖2是圖1中發(fā)光控制電路的各個信號時序圖；
[0025]圖3是本發(fā)明優(yōu)選實施例一提供的驅動電路原理圖；
[0026]圖4是圖3中驅動電路的各個信號時序圖；
[0027]圖5a?圖5h是圖4中驅動電路各個工作階段對應的電路圖；
[0028]圖6是本發(fā)明優(yōu)選實施例二提供的發(fā)光控制電路原理圖；
[0029]圖7是圖6中發(fā)光控制電路的工作時序圖；
[0030]圖8a?圖8h是圖6中發(fā)光控制電路各個工作階段對應的電路圖；
[0031]圖9是本發(fā)明優(yōu)選實施例二提供的顯不面板截面不意圖；
[0032]圖10是圖9中第二基板的結構示意圖；
[0033]圖11是圖10中發(fā)射驅動電路的連接示意圖；
[0034]圖12是本發(fā)明優(yōu)選實施例四提供的顯示裝置結構示意圖。
【具體實施方式】
[0035]下面結合附圖和實施例對本發(fā)明作進一步的詳細說明?？梢岳斫獾氖牵颂幩枋龅木唧w實施例僅僅用于解釋本發(fā)明，而非對本發(fā)明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本發(fā)明相關的部分而非全部。
[0036]如【背景技術】所述，為像素驅動電路提供驅動信號的電路設計已是OLED顯示的重要課題，像素驅動電路一般需要柵極驅動信號SCAN和發(fā)光控制信號Emit，一行的OLED像素可能需要多個的柵極驅動信號SCAN來驅動。通常，發(fā)光控制信號由發(fā)光驅動電路產生。OLED顯示面板有N行像素，則一般對應有N級發(fā)光驅動電路，一級發(fā)光驅動電路通常包括移位寄存電路VSR和反相器，移位寄存電路的輸出端連接至反相器的輸入端。而每級發(fā)光驅動電路的移位寄存電路VSR以級聯方式連接，如此逐級產生相應的發(fā)光控制信號Emit。常用的像素驅動電路是PMOS結構，發(fā)光控制信號Emit在柵極驅動信號SCAN工作時應該為高電平，因此，發(fā)光驅動電路需輸入低電平，然后經移位寄存電路VSR傳輸至反相器，也即，傳統的發(fā)光驅動電路輸入的是低電平信號。
[0037]上述發(fā)光驅動電路的結構過于復雜，因而相繼出現了替代技術，如圖1所示，是三星公司設計的發(fā)光控制電路的電路圖(專利公開號:US20140055444A1)，其采用10T3C的結構，整個發(fā)光控制電路不是采用移位寄存電路和反相器的結構，而是直接由10T3C的結構生成發(fā)光控制信號Emit。圖2是圖1中發(fā)光控制電路的工作時序圖，由圖2可知，此發(fā)光控制電路輸入的是高電平起始信號，但其在t4-t5工作時段中，由于NI點的電位為高電平，MlO管關閉，因此輸出端會出現懸空狀態(tài)，也即輸出信號處于不穩(wěn)定狀態(tài)。另外，此發(fā)光控制電路輸出時，由于NI點和N3點的電位沒有保持功能，也會導致輸出抖動現象發(fā)生。因此上述輸出懸空及輸出抖動，會導致發(fā)光控制電路在工作過程中輸出信號不穩(wěn)定，影響面板的顯示效果。
[0038]實施例一
[0039]本發(fā)明優(yōu)選實施例一提供一種驅動電路，如圖3所示，包括第一晶體管M1、第二晶體管M2、第一電容Cl和第二電容C2，其中，第一晶體管Ml的柵極耦接用于接收第一時鐘信號的第一時鐘信號輸入端CK，第一端耦接用于接收起始信號的起始信號輸入端IN，第二端耦接第一節(jié)點NI ;第二晶體管M2的柵極耦接第一節(jié)點NI，第一端耦接用于接收第一電平信號的第一電平信號輸入端VGH，第二端耦接第二節(jié)點N2 ;第一電容Cl耦接于第一電平信號輸入端CK與第一節(jié)點NI之間，用于保持第一節(jié)點NI的電位穩(wěn)定；第二電容C2的第一極板耦接用于接收第二時鐘信號的第二時鐘信號輸入端XCK，第二極板耦接第二節(jié)點N2，第二電容C2用于控制第二節(jié)點N2的電位變化。
[0040]進一步的，實施例一提供的驅動電路中第一晶體管Ml、第二晶體管M2可以是PMOS管，也可以是NMOS管。優(yōu)選的，其中第一時鐘信號輸入端CK輸入的第一時鐘信號和第二時鐘信號輸入端XCK輸入的第二時鐘信號是脈沖信號，相位相差180度；當所述的第一晶體管M1、第二晶體管M2均為PMOS管時，所述第一電平信號輸入端VGH輸入的第一電平信號為恒定的高電平，當第一晶體管M1、第二晶體管M2均為NMOS管時，所述第一電平信號輸入端VGH輸入的第一電平信號為恒定的低電平。實際使用時，起始信號、輸出信號、第一時鐘信號和第二時鐘信號的高電平的電平值可以選10V，低電平的電平值可以選-5V，也可以根據晶體管的設計類型和實際需要進行設定。需要說明書的是，對于PMOS來說，晶體管的第一端指的是源極，第二端指的是漏極。而對于NMOS管來說，晶體管的第一端指的是漏極，第二端指的是源極。
[0041]圖4所示為圖3中驅動電路的一種優(yōu)選工作時序圖，其對應的是第一晶體管M1、第二晶體管M2均為PMOS管，第一電平信號輸入端VGH輸入的第一電平信號為恒定的高電平。
[0042]實施例一提供的驅動電路至少包括八個工作時段，圖4中的Tl?T8時刻對應實施例一驅動電路的八個工作階段，分別如圖5a?5h所示。下面結合圖4和圖5a?5h詳細說明實施例一驅動電路的工作過程:
[0043]圖5a為實施例一中驅動電路工作的第一階段電路圖，即圖4中Tl時段，起始信號IN輸入低電平，第一時鐘信號CK輸入低電平，控制第一晶體管Ml打開，起始信號IN經第一晶體管Ml傳輸至第一節(jié)點NI，使得第一節(jié)點NI的電位為低電平且儲存至第一電容Cl，控制第二晶體管M2打開，第一電平信號VGH經第二晶體管M2傳輸至第二節(jié)點N2，使得第二節(jié)點N2