本發(fā)明涉及顯示驅動技術領域，尤其涉及一種柵極驅動電路、柵極驅動方法和顯示裝置。

背景技術：

隨著顯示技術的發(fā)展，市場端對顯示面板的信賴性要求越來越高，采用傳統(tǒng)設計方法的GOA(Gate On Array，設置在陣列基板上的柵極驅動電路)電路在惡劣環(huán)境中運行也暴露出越來越多問題。例如，在高溫高濕條件下，GOA電路包括的TFT(Thin Film Transistor，薄膜晶體管)器件特性變化，TFT器件的關態(tài)漏電流大幅增大，直接會導致在柵極驅動信號輸出階段顯示存儲單元因為漏電而導致電量保持特性變差，從而使得由顯示存儲單元維持的上拉節(jié)點的電位無法保持為高電平，以致GOA電路將無法正常輸出柵極驅動信號。

技術實現要素：

本發(fā)明的主要目的在于提供一種柵極驅動電路、柵極驅動方法和顯示裝置，解決現有的柵極驅動電路由于顯示存儲單元漏電從而導致在輸出階段上拉節(jié)點的電位無法保持為高電平，從而導致無柵極驅動信號輸出的問題。

為了達到上述目的，本發(fā)明提供了一種柵極驅動電路，包括：上拉節(jié)點控制單元，分別與輸入端、復位端、上拉節(jié)點和下拉節(jié)點連接；下拉節(jié)點控制單元，分別與下拉控制電壓端、所述上拉節(jié)點和所述下拉節(jié)點連接；顯示存儲單元，第一端與所述上拉節(jié)點連接，第二端與柵極驅動信號輸出端連接；以及，輸出單元；所述柵極驅動電路還包括補償存儲單元和補償存儲控制單元；所述補償存儲單元的第一端與所述柵極驅動信號輸出端連接；

所述下拉節(jié)點控制單元用于在輸出階段當所述上拉節(jié)點的電位小于預定電位時控制所述下拉節(jié)點與所述下拉控制電壓端連接，以控制所述下拉節(jié)點的電位為高電平；

所述補償存儲控制單元分別與所述輸入端、所述下拉控制電壓端、所述上拉節(jié)點、所述下拉節(jié)點、所述補償存儲單元的第二端連接，用于在輸入階段在所述輸入端的控制下控制所述下拉控制電壓端與所述補償存儲單元的第二端連接，以對所述補償存儲單元進行充電，還用于在輸出階段當所述下拉節(jié)點的電位為高電平時控制所述補償存儲單元的第二端與所述上拉節(jié)點連接。

實施時，所述補償存儲控制單元包括：

第一補償存儲控制晶體管，柵極與所述輸入端連接，第一極與所述補償存儲單元的第二端連接，第二極與所述下拉控制電壓端連接；以及，

第二補償存儲控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述下拉控制電壓端連接。

實施時，所述第一補償存儲控制晶體管和所述第二補償存儲控制晶體管都為n型晶體管。

實施時，所述補償存儲控制單元還與所述復位端連接，具體用于在輸出階段當所述下拉節(jié)點的電位為高電平時控制所述補償存儲單元的第二端與所述上拉節(jié)點連接，還用于在復位階段在所述復位端的控制下控制所述補償存儲單元的第二端與所述上拉節(jié)點不連接。

實施時，所述補償存儲控制單元包括：

第一補償存儲控制晶體管，柵極與所述輸入端連接，第一極與所述補償存儲單元的第二端連接，第二極與所述下拉控制電壓端連接；

第二補償存儲控制晶體管，柵極與補償控制節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述下拉控制電壓端連接；

第三補償存儲控制晶體管，柵極和第一極都與所述下拉節(jié)點連接，第二極與所述補償控制節(jié)點連接；以及，

第四補償存儲控制晶體管，柵極與所述復位端連接，第一極與所述補償控制節(jié)點連接，第二極與第一低電平輸出端連接。

實施時，所述第一補償存儲控制晶體管、所述第二補償存儲控制晶體管、所述第三補償存儲控制晶體管和所述第四補償存儲控制晶體管都為n型晶體管。

實施時，所述補償存儲單元包括補償電容單元。

實施時，所述下拉節(jié)點控制單元還用于當所述上拉節(jié)點的電位大于所述預定電位時控制所述下拉節(jié)點與第一低電平輸入端連接，當所述上拉節(jié)點的電位小于所述預定電位并所述下拉控制電壓端輸入高電平時控制所述下拉節(jié)點與所述下拉控制電壓端連接。

實施時，所述下拉節(jié)點控制單元包括：

第一下拉控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述第一低電平輸入端連接；

第二下拉控制晶體管，柵極與所述上拉節(jié)點連接，第一極與下拉控制節(jié)點連接，第二極與所述第一低電平輸入端連接；

第三下拉控制晶體管，柵極和第一極都與所述下拉控制電壓端連接，第二極與所述下拉控制節(jié)點連接；以及，

第四下拉控制晶體管，柵極與所述下拉控制節(jié)點連接，第一極與所述下拉控制電壓端連接，第二極與所述下拉節(jié)點連接。

實施時，本發(fā)明所述的柵極驅動電路還包括：起始單元，分別與起始端和所述下拉節(jié)點連接，用于在每一幀顯示時間段所述輸入階段開始之前在所述起始端的控制下控制所述下拉節(jié)點的電位為高電平，以控制對所述上拉節(jié)點和所述柵極驅動信號輸出端放噪。

本發(fā)明還提供了一種柵極驅動方法，應用于上述的柵極驅動電路，所述柵極驅動方法包括：在每一幀顯示時間段，

在輸入階段，下拉控制電壓端輸入高電平，在輸入端的控制下，補償存儲控制單元控制下拉控制電壓端與補償存儲單元的第二端連接，以對所述補償存儲單元進行充電；

在輸出階段，下拉控制電壓端輸入高電平，當所述上拉節(jié)點的電位小于預定電位時，下拉節(jié)點控制單元控制下拉節(jié)點與下拉控制電壓端連接，以控制下拉節(jié)點的電位為高電平；當所述下拉節(jié)點的電位為高電平時，所述補償存儲控制單元控制所述補償存儲單元的第二端與所述上拉節(jié)點連接，從而能夠通過所述補償存儲單元拉升所述上拉節(jié)點的電位。

本發(fā)明還提供了一種柵極驅動方法，應用于上述的柵極驅動電路，其特征在于，所述柵極驅動方法包括：在每一幀顯示時間段，

在輸入階段，下拉控制電壓端輸入高電平，在輸入端的控制下，補償存儲控制單元控制下拉控制電壓端與補償存儲單元的第二端連接，以對所述補償存儲單元進行充電；

在輸出階段，下拉控制電壓端輸入高電平，當所述上拉節(jié)點的電位小于預定電位時，下拉節(jié)點控制單元控制下拉節(jié)點與下拉控制電壓端連接，以控制下拉節(jié)點的電位為高電平；當所述下拉節(jié)點的電位為高電平時，所述補償存儲控制單元控制所述補償存儲單元的第二端與上拉節(jié)點連接，從而能夠通過所述補償存儲單元拉升所述上拉節(jié)點的電位；

在復位階段，在復位端的控制下，所述補償存儲控制單元控制所述補償控制節(jié)點與所述下拉節(jié)點不連接。

實施時，本發(fā)明所述的柵極驅動方法還包括：在每一幀顯示時間段，

在復位階段，下拉控制電壓端輸入高電平，在復位端的控制下，上拉節(jié)點控制單元控制上拉節(jié)點的電位為低電平，下拉節(jié)點控制單元控制下拉節(jié)點與下拉控制電壓端連接，以控制下拉節(jié)點的電位為高電平。

實施時，本發(fā)明所述的柵極驅動方法還包括：在每一幀顯示時間段，

在復位階段結束之后，所述下拉控制電壓端輸入低電平，下拉節(jié)點控制單元控制下拉節(jié)點的電位為低電平，所述補償存儲控制單元控制補償存儲單元的第二端與所述上拉節(jié)點不連接。

本發(fā)明還提供了一種顯示裝置，包括上述的柵極驅動電路。

與現有技術相比，本發(fā)明所述的柵極驅動電路、柵極驅動方法和顯示裝置柵極驅動電路增加了補償存儲單元以及補償存儲控制單元；所述補償存儲控制單元在輸入階段控制通過下拉控制電壓端為補償存儲單元充電，并在輸出階段當上拉節(jié)點的電位小于預定電位(即顯示存儲單元發(fā)生漏電)時控制補償存儲單元與顯示存儲單元并聯，以對顯示存儲單元的漏電進行補償，從而使得上拉節(jié)點的電位被拉升為高電平，從而能夠實現正常柵極驅動信號輸出。

附圖說明

圖1是本發(fā)明實施例所述的柵極驅動電路的結構圖；

圖2是本發(fā)明另一實施例所述的柵極驅動電路的結構圖；

圖3是本發(fā)明又一實施例所述的柵極驅動電路的結構圖；

圖4是本發(fā)明再一實施例所述的柵極驅動電路的結構圖；

圖5是本發(fā)明又實施例所述的柵極驅動電路的結構圖；

圖6是本發(fā)明再一實施例所述的柵極驅動電路的結構圖；

圖7是本發(fā)明所述的柵極驅動電路的一具體實施例的電路圖；

圖8是本發(fā)明如圖7所示的柵極驅動電路的具體實施例在顯示存儲單元漏電時的工作時序圖；

圖9是本發(fā)明如圖7所述的柵極驅動電路的具體實施例在正常工作時的工作時序圖；

圖10是本發(fā)明實施例所述的柵極驅動方法的流程圖；

圖11是本發(fā)明另一實施例所述的柵極驅動方法的流程圖。

具體實施方式

下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應管或其他特性相同的器件。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為第一極，另一極稱為第二極。在實際操作時，所述第一極可以為漏極，所述第二極可以為源極；或者，所述第一極可以為源極，所述第二極可以為漏極。在本發(fā)明所述的柵極驅動電路的具體實施例中，以晶體管為n型晶體管為例說明。

如圖1所示，本發(fā)明實施例所述的柵極驅動電路包括：

上拉節(jié)點控制單元11，分別與輸入端INPUT、復位端RESET、上拉節(jié)點PU和下拉節(jié)點PD連接；

下拉節(jié)點控制單元12，分別與下拉控制電壓端GCH、所述上拉節(jié)點PU和所述下拉節(jié)點PD連接；

顯示存儲單元13，第一端與所述上拉節(jié)點PU連接，第二端與柵極驅動信號輸出端OUTPUT連接；以及，

輸出單元14；

如圖1所示，本發(fā)明實施例所述的柵極驅動電路還包括補償存儲單元15和補償存儲控制單元16；所述補償存儲單元15的第一端與所述柵極驅動信號輸出端OUTPUT連接；

所述下拉節(jié)點控制單元12用于在輸出階段當所述上拉節(jié)點PU的電位小于預定電位時控制所述下拉節(jié)點PD與所述下拉控制電壓端GCH連接，以控制所述下拉節(jié)點PD的電位為高電平；

所述補償存儲控制單元16分別與所述輸入端INPUT、所述下拉控制電壓端GCH、所述上拉節(jié)點PU、所述下拉節(jié)點PD和所述補償存儲單元15的第二端連接，用于在輸入階段在所述輸入端INPUT的控制下控制所述下拉控制電壓端GCH與所述補償存儲單元15的第二端連接，以對所述補償存儲單元15進行充電，還用于在輸出階段當所述下拉節(jié)點PD的電位為高電平時控制所述補償存儲單元15的第二端與所述上拉節(jié)點PU連接。

在實際操作時，所述輸出單元14分別與上拉節(jié)點PU、下拉節(jié)點PD、柵極驅動信號輸出端OUTPUT、時鐘信號輸入端CK和輸入第一低電平VGL的第一低電平輸入端連接，用于在所述上拉節(jié)點PU和所述下拉節(jié)點PD的控制下控制所述柵極驅動信號輸出端OUTPUT與時鐘信號輸入端CK和/或第一低電平輸入端連接。

在具體實施時，所述預定電位為所述輸出單元14包括的上拉晶體管的閾值電壓。

與現有技術相比，本發(fā)明實施例所述的柵極驅動電路增加了補償存儲單元15以及補償存儲控制單元16；所述補償存儲控制單元16在輸入階段控制通過下拉控制電壓端GCH為補償存儲單元15充電，并在輸出階段當上拉節(jié)點PU的電位小于預定電位(即顯示存儲單元13發(fā)生漏電)時控制補償存儲單元15與顯示存儲單元13并聯，以對顯示存儲單元13的漏電進行補償，從而使得上拉節(jié)點PU的電位被拉升為高電平，從而能夠實現正常柵極驅動信號輸出。

具體的，所述補償存儲控制單元16可以包括用于在輸入階段控制通過下拉控制電壓端GCH為補償存儲單元15充電的第一補償存儲控制晶體管，以及用于在輸出階段當上拉節(jié)點PU的電位小于預定電位(即顯示存儲單元13發(fā)生漏電)時控制補償存儲單元15與顯示存儲單元并聯以對顯示存儲單元的漏電進行補償，從而使得上拉節(jié)點PU的電位被拉升為高電平，從而能夠實現正常柵極驅動信號輸出。

具體的，所述補償存儲控制單元包括：

第一補償存儲控制晶體管，柵極與所述輸入端連接，第一極與所述補償存儲單元的第二端連接，第二極與所述下拉控制電壓端連接；以及，

第二補償存儲控制晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述下拉控制電壓端連接。

具體的，所述第一補償存儲控制晶體管和所述第二補償存儲控制晶體管都為n型晶體管。

根據一種具體實施方式，如圖2所示，在圖1所示的柵極驅動電路的基礎上，所述補償存儲控制單元16包括：

第一補償存儲控制晶體管M161，柵極與所述輸入端INPUT連接，漏極與所述補償存儲單元15的第二端連接，源極與所述下拉控制電壓端GCH連接；以及，

第二補償存儲控制晶體管M162，柵極與所述下拉節(jié)點PD連接，漏極與所述上拉節(jié)點PU連接，源極與所述下拉控制電壓端GCH連接；

M161和M162都為n型晶體管。

本發(fā)明如圖2所示的柵極驅動電路的實施例在工作時，

在輸入階段，下拉控制電壓端GCH輸出入電平，輸入端INPUT輸入的輸入信號為高電平，M161打開，以使得下拉控制電壓端GCH與補償存儲單元15的第二端連接，以對所述補償存儲單元15進行充電；

在輸出階段，下拉控制電壓端GCH輸入高電平，當所述上拉節(jié)點PU的電位小于預定電位(即當顯示存儲單元13漏電)時，下拉節(jié)點控制單元12控制下拉節(jié)點PD與下拉控制電壓端GCH連接，以控制下拉節(jié)點PD的電位為高電平；當所述下拉節(jié)點PD的電位為高電平時，M162打開，以使得所述補償存儲單元15的第二端與所述上拉節(jié)點PU連接，從而能夠通過所述補償存儲單元15拉升所述上拉節(jié)點PU的電位，以能夠通過補償存儲單元15補償所述顯示存儲單元13的漏電，可以有效防止因顯示存儲單元漏電而導致的柵極驅動電路無輸出的情況。

然而，當本發(fā)明如圖2所示的柵極驅動電路在工作時，在復位階段，處于高電位的下拉節(jié)點PD會開啟M162，從而使得補償存儲單元15中存儲的電荷流失，至下一幀畫面，需要重新給補償存儲單元15充電。

在實際操作時，所述補償存儲單元15可以包括補償電容單元，所述顯示存儲單元13可以包括顯示電容單元。

優(yōu)選的，如圖3所示，所述補償存儲控制單元16還與所述復位端RESET連接，具體用于在輸出階段當所述下拉節(jié)點PD的電位為高電平時控制所述補償存儲單元15的第二端與所述上拉節(jié)點PU連接，還用于在復位階段在所述復位端RESET的控制下控制所述補償存儲單元15的第二端與所述上拉節(jié)點PU不連接。

本發(fā)明如圖3所示的柵極驅動電路的優(yōu)選實施例通過所述補償存儲控制單元16在復位階段使得補償存儲單元15中的電荷不會放掉，從而在下拉控制電壓端GCH在復位階段結束后到下一幀開始之前輸入低電平，從而下拉節(jié)點PD的電位在復位階段結束后保持為低電平的情況下，可以實現下一幀不需要重新對補償存儲單元15進行充電，從而降低功耗。

具體的，所述補償存儲控制單元包括：

第一補償存儲控制晶體管，柵極與所述輸入端連接，第一極與所述補償存儲單元的第二端連接，第二極與所述下拉控制電壓端連接；

第二補償存儲控制晶體管，柵極與補償控制節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述下拉控制電壓端連接；

第三補償存儲控制晶體管，柵極和第一極都與所述下拉節(jié)點連接，第二極與所述補償控制節(jié)點連接；以及，

第四補償存儲控制晶體管，柵極與所述復位端連接，第一極與所述補償控制節(jié)點連接，第二極與第一低電平輸入端連接。

具體的，所述第一補償存儲控制晶體管、所述第二補償存儲控制晶體管、所述第三補償存儲控制晶體管和所述第四補償存儲控制晶體管都為n型晶體管。

如圖4所示，在圖1所示的柵極驅動電路的基礎上，所述補償存儲控制單元包括：

第一補償存儲控制晶體管M161，柵極與所述輸入端INPUT連接，漏極與所述補償存儲單元15的第二端連接，源極與所述下拉控制電壓端GCH連接；

第二補償存儲控制晶體管M162，柵極與補償控制節(jié)點PD1連接，漏極與所述上拉節(jié)點PU連接，源極與所述下拉控制電壓端GCH連接；

第三補償存儲控制晶體管M163，柵極和漏極都與所述下拉節(jié)點PD連接，源極與所述補償控制節(jié)點PD1連接；以及，

第四補償存儲控制晶體管M164，柵極與所述復位端RESET連接，漏極與所述補償控制節(jié)點PD1連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

M161、M162、M163和M164都為n型晶體管。

與圖2所示的實施例相比，圖4所示的柵極驅動電路的實施例增加了M163和M164，PD1為補償控制節(jié)點，在輸出階段當PD的電位為高電平時，M163打開，從而使得PD1的電位也為高電平，使得M162導通，在復位階段，復位端RESET輸入高電平，M164導通，通過設置M163的寬長比和M164的寬長比使得PD1的電位為低電平，從而使得M12斷開，補償存儲單元15中存儲的電荷不會被釋放掉，從而在下拉控制電壓端GCH在復位階段結束后到下一幀開始之前輸入低電平，從而下拉節(jié)點PD的電位在復位階段結束后保持為低電平的情況下，可以實現下一幀不需要重新對補償存儲單元進行充電，從而降低功耗，

具體的，所述補償存儲單元可以包括補償電容單元。

在實際操作時，所述下拉節(jié)點控制單元12具體用于當所述上拉節(jié)點PU的電位大于所述預定電位時控制所述下拉節(jié)點PD與第一低電平輸入端連接，當所述上拉節(jié)點PU的電位小于所述預定電位并所述下拉控制電壓端GCH輸入高電平時控制所述下拉節(jié)點PD與所述下拉控制電壓端GCH連接。

具體的，所述下拉節(jié)點控制單元包括：

第一下拉控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述第一低電平輸入端連接；

第二下拉控制晶體管，柵極與所述上拉節(jié)點連接，第一極與下拉控制節(jié)點連接，第二極與所述第一低電平輸入端連接；

第三下拉控制晶體管，柵極和第一極都與所述下拉控制電壓端連接，第二極與所述下拉控制節(jié)點連接；以及，

第四下拉控制晶體管，柵極與所述下拉控制節(jié)點連接，第一極與所述下拉控制電壓端連接，第二極與所述下拉節(jié)點連接。

如圖5所示，在圖4所示的柵極驅動電路的基礎上，所述下拉節(jié)點控制單元包括：

第一下拉控制晶體管M121，柵極與所述上拉節(jié)點PU連接，漏極與所述下拉節(jié)點PD連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

第二下拉控制晶體管M122，柵極與所述上拉節(jié)點PU連接，漏極與下拉控制節(jié)點PDCN連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

第三下拉控制晶體管M123，柵極和漏極都與所述下拉控制電壓端GCH連接，源極與所述下拉控制節(jié)點PDCN連接；以及，

第四下拉控制晶體管M124，柵極與所述下拉控制節(jié)點PDCN連接，漏極與所述下拉控制電壓端GCH連接，漏極與所述下拉節(jié)點PD連接；

M131、M132、M133和M134都為n型晶體管。

當本發(fā)明如圖5所示的柵極驅動電路的實施例在工作時，

在輸入階段，GCH輸入高電平，INPUT輸入高電平，M161導通，從而對補償存儲單元15進行充電；

在輸出階段，GCH輸入高電平；

假設顯示存儲單元13漏電，PU的電位降低，M121和M122都關斷，M123和M124都導通，從而PDCN與GCH連接，PD也與GCH連接，從而PD的電位與PD1的電位都為高電平，最終M162開啟，處于滿電荷狀態(tài)的補償存儲單元15與顯示存儲單元13形成并聯關系，對顯示存儲單元13的漏電電荷進行補償，保持PU的電位為高電位，確保柵極驅動電路輸出正常；

在復位階段，GCH輸入高電平，RESET輸入高電平，PU的電位被拉低，PD的電位被拉高，M164開啟，可以通過設計M163的寬長比與M164的寬長比的比例，使得PD1的電位保持為低電位，控制M162關斷，從而斷開補償存儲單元15的放電通路，使得補償存儲單元15恢復到滿電荷備用狀態(tài)，不工作。

具體的，如圖6所示，在圖1所示的柵極驅動電路的基礎上，本發(fā)明實施例所述的柵極驅動電路還包括：起始單元17，分別與起始端STV和所述下拉節(jié)點PD連接，用于在每一幀顯示時間段所述輸入階段開始之前在所述起始端STV的控制下控制所述下拉節(jié)點PD的電位為高電平，以控制對所述上拉節(jié)點PU和所述柵極驅動信號輸出端OUTPUT放噪。

在具體實施時，所述起始單元可以包括：起始晶體管，柵極和漏極都與所述起始端連接，源極與所述下拉節(jié)點連接。

下面通過一具體實施例來說明本發(fā)明所述的柵極驅動電路。

如圖7所示，本發(fā)明實施例所述的柵極驅動電路包括上拉節(jié)點控制單元、下拉節(jié)點控制單元、顯示存儲單元、輸出單元、補償存儲單元、補償存儲控制單元和起始單元，其中，

所述上拉節(jié)點控制單元包括：

輸入晶體管MI，柵極與輸入端INPUT連接，漏極與輸入高電平VDD的高電平輸入端連接，源極與上拉節(jié)點PU連接；

復位晶體管MR，柵極與復位端RESET連接，漏極與所述上拉節(jié)點PU連接，源極與輸入第二低電平VSS的第二低電平輸入端連接；

上拉節(jié)點控制晶體管MUC，柵極與所述下拉節(jié)點PD連接，漏極與所述上拉節(jié)點PU連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

所述下拉節(jié)點控制單元包括：

第一下拉控制晶體管M121，柵極與所述上拉節(jié)點PU連接，漏極與所述下拉節(jié)點PD連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

第二下拉控制晶體管M122，柵極與所述上拉節(jié)點PU連接，漏極與所述下拉控制節(jié)點PDCN連接，與N極與輸入第一低電平VGL的第一低電平輸入端連接；

第三下拉控制晶體管M123，柵極和漏極都與所述下拉控制電壓端GCH連接，源極與所述下拉控制節(jié)點PDCN連接；以及，

第四下拉控制晶體管M124，柵極與所述下拉控制節(jié)點PDCN連接，漏極與所述下拉控制電壓端GCH連接，漏極與所述下拉節(jié)點PD連接；

所述顯示存儲單元包括：顯示存儲電容C1，第一端與所述上拉節(jié)點PU連接，第二端與所述柵極驅動信號輸出端OUTPUT連接；

所述輸出單元包括：

上拉晶體管MU，柵極與所述上拉節(jié)點PU連接，漏極與時鐘信號輸入端CLK連接，源極與所述柵極驅動信號輸出端OUTPUT連接；以及，

下拉晶體管MD，柵極與所述下拉節(jié)點PD連接，漏極與所述柵極驅動信號輸出端OUTPUT連接，源極與第一低電平輸入端連接；

所述補償存儲單元包括：補償存儲電容C2，第一端與所述柵極驅動信號輸出端OUTPUT連接；

所述補償存儲控制單元包括：

第一補償存儲控制晶體管M161，柵極與所述輸入端INPUT連接，漏極與所述補償存儲單元15的第二端連接，源極與所述下拉控制電壓端GCH連接；

第二補償存儲控制晶體管M162，柵極與所述補償控制節(jié)點PD1連接，漏極與所述上拉節(jié)點PU連接，源極與所述下拉控制電壓端GCH連接；

第三補償存儲控制晶體管M163，柵極和漏極都與所述下拉節(jié)點PD連接，源極與所述補償控制節(jié)點PD1連接；以及，

第四補償存儲控制晶體管M164，柵極與所述復位端RESET連接，漏極與所述補償控制節(jié)點PD1連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

所述起始單元可以包括：起始晶體管MS，柵極和漏極都與所述起始端STV連接，源極與所述下拉節(jié)點PD連接。

在如圖7所示的具體實施例中，所有的晶體管都為n型晶體管。

與傳統(tǒng)的柵極驅動電路相比，本發(fā)明如圖7所示的柵極驅動電路的具體實施例增加了補償存儲電容C2，并匹配增加了M161、M162、M163、M164和PD1對補償存儲單元15進行控制，C2與GCH相連，在柵極驅動信號輸出的輸出階段，處于滿電荷備用狀態(tài)，本發(fā)明如圖7所示的柵極驅動電路的具體實施例可以確保當柵極驅動電路正常工作時，C2處于備用狀態(tài)，不額外增加柵極驅動電路的功耗，當因C1漏電無法正常輸出時，C2參與增強柵極驅動電路輸出，對C1的漏電進行補償，保證柵極驅動電路正常輸出。

如圖8所示，在顯示存儲電容C1在輸出階段t2發(fā)生漏電的情況下，

在輸入階段t1，INPUT輸入高電平，RESET輸入低電平，GCH輸入高電平，MI和M161都開啟，VDD通過開啟的MI對C1進行充電，GCH通過開啟的M161對C2進行充電，以使得C2充電完成后處于滿電荷備用狀態(tài)；

在輸出階段t2，INPUT輸入低電平，RESET輸入低電平(從而使得MI和M161斷開)，GCH輸入高電平；PU的電位由C1保持，當C1漏電從而導致PU的電位降低時，M121和M122關斷，以使得PDCN的電位被導通的M123拉高為高電平，從而控制M124導通，以使得PD的電位為高電平，M163導通，以使得PD1的電位也為高電平，控制M162導通，從而使得C2的第二端與上拉節(jié)點PU連接，C1與C2并聯，通過處于滿電荷狀態(tài)的C2對C1的漏電電荷進行補償，保持PU的電位為高電位，確保柵極驅動電路正常輸出，如圖9所示(圖8中未示出在輸出階段t2，PU的電位被C2拉升為高電位，并OUTPUT正常輸出的波形示意圖)；

在復位階段t3，INPUT輸入低電平，RESET輸入高電平，GCH輸入高電平，MR和M164導通，PU的電位被導通的MR拉低為VSS，M121和M122都關斷，M123導通，以使得PDCN的電位被拉高為高電平。M124導通，從而使得PD的電位也為高電平，M163和M164都導通，通過設置M163的寬長比與M164的寬長比的比例，使得PD1的電位為低電平，M162斷開，則斷開C2的放電通路，使得補償存儲單元15恢復到滿電荷備用狀態(tài)，不工作。

在實際操作時，在優(yōu)選情況下，在復位階段t3結束后至下一幀開始之前，GCH輸入低電平，以保證PD的電位為低電平，從而控制PD1的電位為低電平，不會控制M162導通從而使得C2放電，則不需要在下一幀對C2重新充電，減小功耗。

如圖9所示，當如圖7所示的柵極驅動電路的具體實施例在正常工作狀態(tài)下，

在輸入階段t1，INPUT輸入高電平，RESET輸入低電平，GCH輸入高電平，MI和M161都開啟，VDD通過開啟的MI對C1進行充電，GCH通過開啟的M161對C2進行充電，以使得C2充電完成后處于滿電荷備用狀態(tài)；

在輸出階段t2，INPUT輸入低電平，RESET輸入低電平(從而使得MI和M161斷開)，GCH輸入高電平；PU的電位由C1保持，當C1不存在漏電時，PU的電位被C1保持為高電平，OUTPUT正常輸出高電平，M121和M122開啟，M123也開啟，通過設置M123的寬長比與M122的寬長比的比例，以使得PDCN的電位為低電平，M121導通，從而使得PD的電位為低電平，從而PD1的電位低電平，C2不工作；

在復位階段t3，INPUT輸入低電平，RESET輸入高電平，GCH輸入高電平，MR開啟，PU的電位被拉低，PD的電位升高，OUTPUT輸出低電平，此時M164處于開啟狀態(tài)，通過設置M163的寬長比與M164的寬長比的比例，使得PD1的電位保持低電位，控制M162關斷。

如圖10所示，本發(fā)明實施例所述的柵極驅動方法，應用于上述的柵極驅動電路，所述柵極驅動方法包括：在每一幀顯示時間段，

S1：在輸入階段，下拉控制電壓端輸入高電平，在輸入端的控制下，補償存儲控制單元控制下拉控制電壓端與補償存儲單元的第二端連接，以對所述補償存儲單元進行充電；

S2：在輸出階段，下拉控制電壓端輸入高電平，當所述上拉節(jié)點的電位小于預定電位時，下拉節(jié)點控制單元控制下拉節(jié)點與下拉控制電壓端連接，以控制下拉節(jié)點的電位為高電平；當所述下拉節(jié)點的電位為高電平時，所述補償存儲控制單元控制所述補償存儲單元的第二端與所述上拉節(jié)點連接，從而能夠通過所述補償存儲單元拉升所述上拉節(jié)點的電位。

本發(fā)明如圖10所示的柵極驅動方法的實施例在工作時，在輸出階段當顯示存儲單元漏電時，即當所述上拉節(jié)點的電位小于預定電位時，可以通過已經被充電的補償存儲單元拉升上拉節(jié)點的電位，從而能夠實現正常柵極驅動信號輸出。

如圖11所示，本發(fā)明實施例所述的柵極驅動方法，應用于上述的柵極驅動電路，所述柵極驅動方法包括：在每一幀顯示時間段，

S1：在輸入階段，下拉控制電壓端輸入高電平，在輸入端的控制下，補償存儲控制單元控制下拉控制電壓端與補償存儲單元的第二端連接，以對所述補償存儲單元進行充電；

S2：在輸出階段，下拉控制電壓端輸入高電平，當所述上拉節(jié)點的電位小于預定電位時，下拉節(jié)點控制單元控制下拉節(jié)點與下拉控制電壓端連接，以控制下拉節(jié)點的電位為高電平；當所述下拉節(jié)點的電位為高電平時，所述補償存儲控制單元控制所述補償存儲單元的第二端與上拉節(jié)點連接，從而能夠通過所述補償存儲單元拉升所述上拉節(jié)點的電位；

S3：在復位階段，在復位端的控制下，所述補償存儲控制單元控制所述補償控制節(jié)點與所述下拉節(jié)點不連接。

在實際操作時，本發(fā)明如圖11所示的柵極驅動方法的實施例應用于本發(fā)明如圖3所示的柵極驅動電路，本發(fā)明如圖11所示的柵極驅動方法的實施例在工作時，在輸出階段當顯示存儲單元漏電時，即當所述上拉節(jié)點的電位小于預定電位時，可以通過已經被充電的補償存儲單元拉升上拉節(jié)點的電位，從而能夠實現正常柵極驅動信號輸出，并通過補償存儲控制單元在復位階段控制補償控制節(jié)點與下拉節(jié)點不連接，從而使得補償存儲單元中的電荷不會放掉，從而在下拉控制電壓端在復位階段結束后到下一幀開始之前輸入低電平，從而下拉節(jié)點的電位在復位階段結束后保持為低電平的情況下，可以實現下一幀不需要重新對補償存儲單元進行充電，從而降低功耗。

具體的，本發(fā)明實施例所述的柵極驅動方法還包括：在每一幀顯示時間段，

在復位階段，下拉控制電壓端輸入高電平，在復位端的控制下，上拉節(jié)點控制單元控制上拉節(jié)點的電位為低電平，下拉節(jié)點控制單元控制下拉節(jié)點與下拉控制電壓端連接，以控制下拉節(jié)點的電位為高電平。

優(yōu)選的，本發(fā)明實施例所述的柵極驅動方法還包括：在每一幀顯示時間段，

在復位階段結束之后，所述下拉控制電壓端輸入低電平，下拉節(jié)點控制單元控制下拉節(jié)點的電位為低電平，所述補償存儲控制單元控制補償存儲單元的第二端與所述上拉節(jié)點不連接。

在優(yōu)選情況下，在復位階段結束后下拉控制電壓端輸入低電平，從而補償存儲單元的第二端與上拉節(jié)點一直不連接，從而補償存儲單元中存儲的電荷一直不會被釋放掉，從而在下一幀無需對進行補償存儲電容再進行充電，整個柵極驅動電路的功耗將大大降低。

本發(fā)明實施例所述的顯示裝置包括上述的柵極驅動電路。

以上所述是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。