專利名稱：移位寄存器單元、柵極驅(qū)動電路和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及有機(jī)發(fā)光顯示領(lǐng)域，尤其涉及一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置。
背景技術(shù)：
集成柵極移位寄存器將柵極脈沖輸出寄存器集成在面板上，從而節(jié)省了 1C，降低了成本。集成柵極移位寄存器的實(shí)現(xiàn)方法有很多種，可以包含不同多個(gè)晶體管和電容，常用的有12T1C，9T1C，13T1C等結(jié)構(gòu)。移位脈沖的實(shí)現(xiàn)都至少要包含一組時(shí)鐘信號、一個(gè)上拉晶體管、一個(gè)下拉晶體管和一個(gè)輸出晶體管。GOA(Gate Driver On Array,陣列基板行驅(qū)動)電路在使用一段時(shí)間后，由于放電薄膜晶體管的性能變差，放電電流減小，輸出噪聲變大，這個(gè)噪聲可能被作為下一級GOA單 元電路的輸入，產(chǎn)生輸出。尤其是在高溫條件下，噪聲更大，容易形成Multi-output (多輸出)的現(xiàn)象。在現(xiàn)有的集成柵極移位寄存器采用的12T1C的結(jié)構(gòu)中，其只有一個(gè)復(fù)位單元，該復(fù)位單元只能抑制在當(dāng)前單元時(shí)間內(nèi)輸出到后一個(gè)單元時(shí)間的噪聲而當(dāng)前單元時(shí)間之后的其他單元時(shí)間內(nèi)，該復(fù)位單元無法進(jìn)行噪聲抑制，該沒被有效的抑制的噪聲被作為輸入逐級放大，形成多個(gè)輸出。如圖I所示，在第二時(shí)鐘信號端CLKB輸出高電平，且下拉節(jié)點(diǎn)ro的電位為高電平的第一單元時(shí)間內(nèi)，輸出的噪聲被有效消除，而第二單元時(shí)間內(nèi)的輸出噪聲卻保留，作為下一個(gè)移位寄存器單元電路的輸入在下一個(gè)單元時(shí)間產(chǎn)生不期望的輸出，這個(gè)噪聲被逐級放大，在GOA整體電路的最后一行就非常明顯。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置，可以抑制當(dāng)前輸出后的第一單元時(shí)間和第N單元時(shí)間的噪聲，N為大于I的整數(shù)。為了達(dá)到上述目的，本發(fā)明提供了一種移位寄存器單元，包括輸出上拉晶體管，輸出上拉晶體管的柵極與上拉節(jié)點(diǎn)連接，漏極與第一時(shí)鐘信號端連接，源極與本級輸出端連接；上拉節(jié)點(diǎn)下拉晶體管，上拉節(jié)點(diǎn)下拉晶體管的柵極與下拉節(jié)點(diǎn)連接，漏極與上拉節(jié)點(diǎn)連接，源極與低電平輸出端連接；輸出下拉晶體管，輸出下拉晶體管的柵極與下拉節(jié)點(diǎn)連接，漏極與本級輸出端連接，源極與低電平輸出端連接；輸出晶體管，輸出晶體管的柵極與第二時(shí)鐘信號端連接，漏極與本級輸出端連接，源極與低電平輸出端連接；自舉電容，連接于上拉節(jié)點(diǎn)和本級輸出端之間；上拉驅(qū)動單元，分別與輸入端、上拉節(jié)點(diǎn)和第二時(shí)鐘信號端連接；
下拉驅(qū)動單元，分別與上拉節(jié)點(diǎn)、下拉節(jié)點(diǎn)、低電平輸出端和第二時(shí)鐘信號端連接;第一復(fù)位單元，分別與第一復(fù)位端、上拉節(jié)點(diǎn)、本級輸出端和低電平輸出端連接；所述第一復(fù)位端與后一級移位寄存器單元的輸出端連接；所述移位寄存器進(jìn)一步包括第二復(fù)位單元，分別與第二復(fù)位端、本級輸出端和低電平輸出端連接；所述第二復(fù)位端與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接，N為大于I的整數(shù)。實(shí)施時(shí)，所述第一復(fù)位單元包括第一復(fù)位晶體管和第二復(fù)位晶體管，其中，·
所述第一復(fù)位晶體管的柵極與后一級移位寄存器單元的輸出端連接，漏極與上拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接；所述第二復(fù)位晶體管的柵極與后一級移位寄存器單元的輸出端連接，漏極與本級輸出端連接，源極與低電平輸出端連接。實(shí)施時(shí)，所述第二復(fù)位單元包括第三復(fù)位晶體管；所述第三復(fù)位晶體管的柵極與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接，漏極與本級輸出端連接，源極與低電平輸出端連接；N為大于I的整數(shù)。實(shí)施時(shí)，本發(fā)明所述的移位寄存器單元進(jìn)一步包括第三復(fù)位單元，分別與第三復(fù)位端、本級輸出端和低電平輸出端連接；所述第二復(fù)位端與當(dāng)前級移位寄存器單元后第M級移位寄存器單元的輸出端連接，M為大于I且不等于N的整數(shù)。實(shí)施時(shí)，所述第三復(fù)位單元包括第四復(fù)位晶體管；所述第四復(fù)位晶體管的柵極與當(dāng)前級移位寄存器單元后第M級移位寄存器單元的輸出端連接，漏極與本級輸出端連接，源極與低電平輸出端連接；M為大于I且不等于N的整數(shù)。本發(fā)明還提供了一種柵極驅(qū)動電路，包括P級上述的移位寄存器單元；除了最后一級移位寄存器單元，每一級移位寄存器單元的第一復(fù)位端與后一級移位寄存器單元的輸出端連接；對于第一級移位寄存器單元至第(P-N)級移位寄存器單元，每一級移位寄存器單元的第二復(fù)位端與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接；除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端與上一級移位寄存器單元的本級輸出端連接；第一級移位寄存器單元的輸入端接入起始信號；最后一級移位寄存器單元的第一復(fù)位端與本級輸出端連接；N為大于I的整數(shù)，P為大于N的整數(shù)。本發(fā)明還提供了一種柵極驅(qū)動電路，包括Q級上述的移位寄存器單元；除了最后一級移位寄存器單元，每一級移位寄存器單元的第一復(fù)位端與后一級移位寄存器單元的輸出端連接；對于第一級移位寄存器單元至第(P-N)級移位寄存器單元，每一級移位寄存器單元的第二復(fù)位端與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接；對于第一級移位寄存器單元至第(P-M)級移位寄存器單元，每一級移位寄存器單元的第三復(fù)位端與當(dāng)前級移位寄存器單元后第M級移位寄存器單元的輸出端連接；除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端與上一級移位寄存器單元的本級輸出端連接；第一級移位寄存器單元的輸入端接入起始信號；最后一級移位寄存器單元的第一復(fù)位端與本級輸出端連接；N為大于I的整數(shù)，M為大于I且不等于N的整數(shù)，Q為大于M和N的整數(shù)。本發(fā)明還提供了一種顯示裝置，包括上述的移位寄存器。
本發(fā)明所述的移位寄存器單元、柵極驅(qū)動電路和顯示裝置中，與現(xiàn)有技術(shù)相比，增加了一個(gè)或多個(gè)復(fù)位晶體管，這些增加的晶體管由后級單元電路的輸出電壓進(jìn)行控制，實(shí)現(xiàn)對在不同階段的噪聲的放電處理，因此能夠?qū)ΜF(xiàn)有技術(shù)中無法進(jìn)行放電處理的輸出噪聲進(jìn)行放電，有效抑制了噪聲的產(chǎn)生。


圖I為現(xiàn)有的12T1C單元電路中GOA輸出的第二個(gè)單元時(shí)間內(nèi)的噪聲形成不期望的輸出的示意圖；圖2是本發(fā)明所述的移位寄存器單元的第一實(shí)施例的電路圖；圖3是本發(fā)明所述的移位寄存器單元的第一實(shí)施例中第一復(fù)位薄膜晶體管和第二復(fù)位薄膜晶體管對GOA輸出放電的示意圖；圖4是本發(fā)明所述的移位寄存器單元的第二實(shí)施例的電路圖；圖5是本發(fā)明所述的移位寄存器單元的第二實(shí)施例的工作時(shí)序圖；圖6是本發(fā)明所述的移位寄存器單元的第三實(shí)施例的電路圖；圖7是本發(fā)明所述的移位寄存器單元的第三實(shí)施例的工作時(shí)序圖；圖8是本發(fā)明所述的移位寄存器單元的第四實(shí)施例的電路圖；圖9是本發(fā)明所述的移位寄存器單元的第五實(shí)施例的電路圖；圖10是本發(fā)明所述的移位寄存器單元的第五實(shí)施例的工作時(shí)序圖；圖11是本發(fā)明所述的柵極驅(qū)動電路的一具體實(shí)施例的電路圖。
具體實(shí)施例方式為使得本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)表達(dá)得更加清楚明白，下面結(jié)合附圖及具體實(shí)施例對本發(fā)明再做進(jìn)一步詳細(xì)的說明。如圖2所述，本發(fā)明所述的移位寄存器單元的第一實(shí)施例包括輸出上拉晶體管M1，輸出上拉晶體管Ml的柵極與上拉節(jié)點(diǎn)PU連接，漏極與第一時(shí)鐘信號端CLK連接，源極與本級輸出端(n) OUTPUT連接；上拉節(jié)點(diǎn)下拉晶體管M2，上拉節(jié)點(diǎn)下拉晶體管M2的柵極與下拉節(jié)點(diǎn)H)連接，漏極與上拉節(jié)點(diǎn)PU連接，源極與低電平輸出端VSS連接；輸出下拉晶體管M3，輸出下拉晶體管M3的柵極與下拉節(jié)點(diǎn)H)連接，漏極與本級輸出端連接OUTPUT，源極與低電平輸出端VSS連接；
輸出晶體管M4，輸出晶體管M4的柵極與第二時(shí)鐘信號端CLKB連接，漏極與本級輸出端OUTPUT連接，源極與低電平輸出端VSS連接；自舉電容C，連接于上拉節(jié)點(diǎn)I3U和本級輸出端(n) OUTPUT之間；上拉驅(qū)動單元11，分別與輸入端INPUT、上拉節(jié)點(diǎn)PU和第二時(shí)鐘信號端CLKB連接；下拉驅(qū)動單元12，分別與上拉節(jié)點(diǎn)PU、下拉節(jié)點(diǎn)ro、低電平輸出端VSS和第二時(shí)鐘信號端CLKB連接；第一復(fù)位單元13，分別與第一復(fù)位端RST1、上拉節(jié)點(diǎn)PU、本級輸出端OUTPUT和低電平輸出端VSS連接；
所述第一復(fù)位端RSTl與后一級移位寄存器單元的輸出端(n+1) OUTPUT連接；其中，η為當(dāng)前移位寄存器單元的級數(shù)；所述移位寄存器進(jìn)一步還可以包括第二復(fù)位單元14，分別與第二復(fù)位端RST2、本級輸出端OUTPUT和低電平輸出端VSS連接；所述第二復(fù)位端RST2與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端(n+N) OUTPUT連接，N為大于I的整數(shù)；第一時(shí)鐘信號CLK和第二時(shí)鐘信號CLKB反相。本發(fā)明所述的移位寄存器單元的第一實(shí)施例中，與現(xiàn)有技術(shù)相比，增加了復(fù)位單元，這些增加的復(fù)位單元由后級單元電路的輸出電壓進(jìn)行控制，實(shí)現(xiàn)對不同階段的噪聲的放電處理，因此能夠?qū)ΜF(xiàn)有技術(shù)中無法進(jìn)行放電處理的本級輸出噪聲進(jìn)行放電，有效抑制了噪聲的產(chǎn)生。在本發(fā)明的具體實(shí)施例中，上拉驅(qū)動單元11、下拉驅(qū)動單元11、第一復(fù)位單元13、第二復(fù)位單元14和第三復(fù)位單元15等可以通過多種方式實(shí)現(xiàn)，下面就其中一種具體實(shí)現(xiàn)詳細(xì)說明如下。如圖3所示，是本發(fā)明所述的移位寄存器單元的第二實(shí)施例的電路圖，本發(fā)明所述的移位寄存器單元的第二實(shí)施例基于本發(fā)明所述的移位寄存器單元的第一實(shí)施例，其與第一實(shí)施例的差別在于，其中具體公開了上拉驅(qū)動單元11、下拉驅(qū)動單元11、第一復(fù)位單元13、第二復(fù)位單元14和第三復(fù)位單元15的結(jié)構(gòu)，如圖3所示，在本發(fā)明所述的移位寄存器單元的第二實(shí)施例中，所述第一復(fù)位單元13具體可以包括第一復(fù)位晶體管M5和第二復(fù)位晶體管M6，其中，所述第一復(fù)位晶體管M5，第一復(fù)位晶體管M5的柵極與后一級移位寄存器單元的輸出端(n+1) OUTPUT連接，漏極與上拉節(jié)點(diǎn)I3U連接，漏極與低電平輸出端VSS連接；所述第二復(fù)位晶體管M6，第二復(fù)位晶體管M6的柵極與后一級移位寄存器單元的輸出端(n+1) OUTPUT連接，漏極與本級輸出端OUTPUT連接，源極與低電平輸出端VSS連接；所述第二復(fù)位單元14具體可以包括第三復(fù)位晶體管M7 ；所述第三復(fù)位晶體管M7，第三復(fù)位晶體管M7的柵極均與當(dāng)前級移位寄存器單元后第二級移位寄存器單元的輸出端(n+2) OUTPUT連接，漏極與本級輸出端OUTPUT連接，源極與低電平輸出端VSS連接；所述上拉驅(qū)動單元11包括第一上拉驅(qū)動晶體管M8和第二上拉驅(qū)動晶體管M9，其中，
第一上拉驅(qū)動晶體管M8，第一上拉驅(qū)動晶體管M8的柵極和漏極與輸入端INPUT連接，源極與上拉節(jié)點(diǎn)I3U連接；第二上拉驅(qū)動晶體管M9，第二上拉驅(qū)動晶體管M9的柵極與第二時(shí)鐘信號CLKB端連接，漏極與輸入端INPUT連接，源極與上拉節(jié)點(diǎn)I3U連接；所述下拉驅(qū)動單元12包括第一下拉驅(qū)動晶體管M10、第二下拉驅(qū)動晶體管Mil、第三下拉驅(qū)動晶體管M12和第四下拉驅(qū)動晶體管M13，其中，第一下拉驅(qū)動晶體管M10，第一下拉驅(qū)動晶體管MlO的柵極與上拉節(jié)點(diǎn)PU連接，漏極與下拉控制節(jié)點(diǎn)PD_CN連接，源極與低電平輸出端VSS連接；第二下拉驅(qū)動晶體管Ml I，第二下拉驅(qū)動晶體管Ml I的柵極與上拉節(jié)點(diǎn)I3U連接，漏極與下拉節(jié)點(diǎn)ro連接，源極與低電平輸出端vss連接； 第三下拉驅(qū)動晶體管M12，第三下拉驅(qū)動晶體管M12的柵極和漏極與第二時(shí)鐘信號端CLKB連接，源極與下拉控制節(jié)點(diǎn)PD_CN連接；第四下拉驅(qū)動晶體管M13，第四下拉驅(qū)動晶體管M13的柵極與下拉控制節(jié)點(diǎn)PD_CN連接，漏極與第二時(shí)鐘信號端CLKB連接，源極與下拉節(jié)點(diǎn)ro連接。本發(fā)明所述的移位寄存器單元的第二實(shí)施例為包含兩個(gè)復(fù)位單元的GOA單元電路，該兩個(gè)復(fù)位單元包括的復(fù)位晶體管(M5和M6)的柵極分別與后一級移位寄存器單元的輸出端(n+l)0UTPUT連接，而M7的柵極分別與后一級移位寄存器單元的輸出端(n+1)OUTPUT連接，后兩級移位寄存器單元的輸出端(n+2)OUTPUT連接，實(shí)現(xiàn)對當(dāng)前輸出后第一個(gè)和第二個(gè)單元時(shí)間內(nèi)噪聲的放電。圖4為本發(fā)明所述的移位寄存器單元的第二實(shí)施例中復(fù)位晶體管對GOA輸出放電的示意圖，當(dāng)前輸出同時(shí)對其前兩個(gè)的輸出噪聲放電。如圖5所示，本發(fā)明所述的移位寄存器單元的第二實(shí)施例在工作時(shí)，第I階段，INPUT輸出高電平，RSTl輸出低電平，則上拉節(jié)點(diǎn)I3U的電位為高電平，M8、M1、M11、M10、M9導(dǎo)通，PD_CN的電位和H)的電位為低電平，則M2、M3截止；CLKB輸出高電平，M13導(dǎo)通，通過設(shè)置M12和MlO溝道寬長比的比例、M13和Mll溝道寬長比的比例，使得H)的電位接近低電平，進(jìn)而M2和M3截止；RST1和RST2輸出低電平，則M5、M6、M7截止；由于M6、M2、M5截止，Ml導(dǎo)通，CLK輸出低電平，本級輸出端(n) OUTPUT輸出低電平。第II階段，INPUT變?yōu)檩敵龅碗娖剑琑STU RST2仍輸出低電平，則I3U的電位仍為高電平，M1、M11、M10仍導(dǎo)通；CLKB變?yōu)檩敵龅碗娖剑琈13、M4截止，那么H)的電位仍為低電平，則M3和M2仍截止；RST1和RST2仍輸出低電平，則M5、M6，M7仍截止；CLK變?yōu)檩敵龈唠娖剑捎贛6、M3截止，Ml導(dǎo)通，CLK輸出高電平，本級輸出端(n) OUTPUT變?yōu)檩敵龈唠娖?。第III階段，INPUT仍輸出低電平，M8截止；RST1變?yōu)檩敵龈唠娖剑瑒tM5、M6導(dǎo)通；RST2輸出低電平，則M7截止；于是I3U的電位被放電至低電平，Ml、Mil、MlO截止；CLKB輸出高電平，M13導(dǎo)通，那么H)變?yōu)檩敵龈唠娖剑瑒tM2、M3導(dǎo)通；由于Ml截止，M6、M3導(dǎo)通，所以本級輸出端(n) OUTPUT變?yōu)檩敵龅碗娖?。第IV階段，INPUT仍輸出低電平，M8截止；RST1變?yōu)檩敵龅碗娖?，則M5、M6截止，RST2變?yōu)檩敵龈唠娖剑琈7導(dǎo)通；PU的電位仍為低電平，則M1、M10、M11仍截止；CLKB輸出低電平，M4截止，M12截止，PC_CN的電位仍為高電平，M13導(dǎo)通，那么H)的電位由最高點(diǎn)逐漸降低，則M2、M3由最大導(dǎo)通逐漸截止；CLK變?yōu)檩敵龈唠娖剑捎贛l、M6截止，本級輸出端(n) OUTPUT的電位保持低電平，這時(shí)Μ7導(dǎo)通對輸出的噪聲放電；第V階段，INPUT仍輸出低電平，M8截止；RST1仍輸出低電平，則M5、M6截止；RST2變?yōu)檩敵龅碗娖?，M7截止；PU的電位仍為低電平，Ml、Mil、MlO仍截止；CLKB輸出高電平，M13、M12導(dǎo)通，那么H)的電位由最低點(diǎn)逐漸升高，則M2、M3由關(guān)閉逐漸到最大導(dǎo)通(此時(shí)，如果PU有噪聲，則可通過M2放掉；如果輸出有噪聲，則可通過M3放掉)；CLK輸出低電平，由于M1、M6截止，所以本級輸出端(n)OUTPUT的電位保持為低電平。本發(fā)明所述的移位寄存器與現(xiàn)有的移位寄存器的差異在于多了第二復(fù)位端RST2對輸出放電；本發(fā)明所述的移位寄存器的優(yōu)點(diǎn)在于由于RST2輸出高電平時(shí)F1D輸出為低電平，M2、M3均截止，無法對輸出和I3U噪聲放電，RST2輸出信號可以對此時(shí)的噪聲放電。圖6是本發(fā)明所述的移位寄存器單元的第三實(shí)施例的電路圖，本發(fā)明所述的移位寄存器單元的第三實(shí)施例基于本發(fā)明所述的移位寄存器單元的第一實(shí)施例。 如圖6所示，本發(fā)明所述的移位寄存器單元的第三實(shí)施例與本發(fā)明所述的移位寄存器單元的第二實(shí)施例的區(qū)別在于所述第三復(fù)位晶體管M7的柵極與當(dāng)前級移位寄存器單元后第四級移位寄存器單元的輸出端(n+4)0UTPUT連接。圖7是本發(fā)明所述的移位寄存器單元的第三實(shí)施例的工作時(shí)序圖。圖8是本發(fā)明所述的移位寄存器單元的第四實(shí)施例的電路圖，本發(fā)明所述的移位寄存器單元的第四實(shí)施例基于本發(fā)明所述的移位寄存器單元的第一實(shí)施例。如圖8所示，本發(fā)明所述的移位寄存器單元的第四實(shí)施例與本發(fā)明所述的移位寄存器單元的第一實(shí)施例的區(qū)別在于本發(fā)明所述的移位寄存器單元的第四實(shí)施例進(jìn)一步包括第三復(fù)位單元15，分別與第三復(fù)位端RST3、本級輸出端(n) OUTPUT和低電平輸出端VSS連接；所述第三復(fù)位端RST3與當(dāng)前級移位寄存器單元后第M級移位寄存器單元的輸出端(n+M) OUTPUT連接，M為大于I且不等于N的整數(shù)。圖9是本發(fā)明所述的移位寄存器單元的第五實(shí)施例的電路圖，本發(fā)明所述的移位寄存器單元的第五實(shí)施例基于本發(fā)明所述的移位寄存器單元的第四實(shí)施例。如圖9所示，在本發(fā)明所述的移位寄存器單元的第五實(shí)施例中所述第一復(fù)位單元13包括第一復(fù)位晶體管M5和第二復(fù)位晶體管M6，其中，所述第一復(fù)位晶體管M5，柵極與后一級移位寄存器單元的輸出端(n+1) OUTPUT連接，漏極與上拉節(jié)點(diǎn)I3U連接，源極與低電平輸出端VSS連接；所述第二復(fù)位晶體管M6，柵極與后一級移位寄存器單元的輸出端(n+l)0UTPUT連接，漏極與本級輸出端(n) OUTPUT連接，源極與低電平輸出端VSS連接；所述第；復(fù)位單元13包括第三復(fù)位晶體管M7 ；所述第三復(fù)位晶體管M7，柵極與當(dāng)前級移位寄存器單元后第四級移位寄存器單元的輸出端(n+4) OUTPUT連接，漏極與本級輸出端(n) OUTPUT連接，源極與低電平輸出端VSS連接；所述上拉驅(qū)動單元11包括第一上拉驅(qū)動晶體管M8和第二上拉驅(qū)動晶體管M9，其中，
第一上拉驅(qū)動晶體管M8，柵極和漏極與輸入端INPUT連接，源極與上拉節(jié)點(diǎn)PU連接；第二上拉驅(qū)動晶體管M9，柵極與第二時(shí)鐘信號端連接，漏極與輸入端INPUT連接，源極與上拉節(jié)點(diǎn)PU連接；所述下拉驅(qū)動單元12包括第一下拉驅(qū)動晶體管M10、第二下拉驅(qū)動晶體管Mil、第三下拉驅(qū)動晶體管M12和第四下拉驅(qū)動晶體管M13，其中，第一下拉驅(qū)動晶體管M10，柵極與上拉節(jié)點(diǎn)I3U連接，漏極與下拉控制節(jié)點(diǎn)PD_CN連接，源極與低電平輸出端VSS連接；第二下拉驅(qū)動晶體管M11，柵極與上拉節(jié)點(diǎn)PU連接，漏極與下拉節(jié)點(diǎn)ro連接，源極與低電平輸出端VSS連接；第三下拉驅(qū)動晶體管M12，柵極和漏極與第二時(shí)鐘信號端CLKB連接，源極與下拉 控制節(jié)點(diǎn)PD_CN連接；第四下拉驅(qū)動晶體管M13，柵極與下拉控制節(jié)點(diǎn)PD_CN連接，漏極與第二時(shí)鐘信號端CLKB連接，源極與下拉節(jié)點(diǎn)ro連接；所述第三復(fù)位單元15包括第四復(fù)位晶體管M14 ；所述第四復(fù)位晶體管M14，柵極與當(dāng)前級移位寄存器單元后第二級移位寄存器單元的輸出端(n+2) OUTPUT連接，漏極與本級輸出端(n) OUTPUT連接，源極與低電平輸出端VSS連接。本發(fā)明還提供了一種柵極驅(qū)動電路，其特征在于，包括P級本發(fā)明所述的移位寄存器單元的第一實(shí)施例、第二實(shí)施例或第三實(shí)施例；除了最后一級移位寄存器單元，每一級移位寄存器單元的第一復(fù)位端與后一級移位寄存器單元的輸出端連接；對于第一級移位寄存器單元至第(P-N)級移位寄存器單元，每一級移位寄存器單元的第二復(fù)位端與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接；除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端與上一級移位寄存器單元的本級輸出端連接；第一級移位寄存器單元的輸入端接入起始信號；最后一級移位寄存器單元的第一復(fù)位端與本級輸出端連接；N為大于I的整數(shù)，P為大于N的整數(shù)。本發(fā)明還提供了一種柵極驅(qū)動電路，包括Q級本發(fā)明所述的移位寄存器單元的第四實(shí)施例或第五實(shí)施例；除了最后一級移位寄存器單元，每一級移位寄存器單元的第一復(fù)位端與后一級移位寄存器單元的輸出端連接；對于第一級移位寄存器單元至第(Q-N)級移位寄存器單元，每一級移位寄存器單元的第二復(fù)位端與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接；對于第一級移位寄存器單元至第(Q-M)級移位寄存器單元，每一級移位寄存器單元的第三復(fù)位端與當(dāng)前級移位寄存器單元后第M級移位寄存器單元的輸出端連接；除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端與上一級移位寄存器單元的本級輸出端連接；
第一級移位寄存器單元的輸入端接入起始信號；最后一級移位寄存器單元的第一復(fù)位端與本級輸出端連接；N為大于I的整數(shù)，M為大于I且不等于N的整數(shù)，Q為大于M和N的整數(shù)。如圖11所示，本發(fā)明所述的柵極驅(qū)動電路的一具體實(shí)施例包括P級移位寄存器單元;除了最后一級移位寄存器單元，每一級移位寄存器單元的第一復(fù)位端RSTl與后一級移位寄存器單元的輸出端連接；對于第一級移位寄存器單元至第(P-2)級移位寄存器單元，每一級移位寄存器單元的第二復(fù)位端RST2與當(dāng)前級移位寄存器單元后第2級移位寄存器單元的輸出端連接；除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端INPUT與上一級移·位寄存器單元的本級輸出端連接；第一級移位寄存器單元的輸入端INPUT接入起始信號STV ；最后一級移位寄存器單元的第一復(fù)位端RSTl與本級輸出端OUTPUT連接；在圖11中，SI、S2、S3、Sn、SP指示的分別是第一級移位寄存器單元、第二級移位寄存器單元、第三級移位寄存器單元、第η級移位寄存器單元、第P級移位寄存器單元；Gl、G2、G3、Gn、GP指示的分別是有源矩陣的第一行掃描線、有源矩陣的第二行掃描線、有源矩陣的第三行掃描線、有源矩陣的第η行掃描線、有源矩陣的第P行掃描線；η為大于3小于P的整數(shù)。本發(fā)明的實(shí)施例還提供一種顯示裝置，包括如以上實(shí)施例所述的移位寄存器，所述顯示裝置可以包括液晶顯示裝置，例如液晶面板、液晶電視、手機(jī)、液晶顯示器。除了液晶顯示裝置外，所述顯示裝置還可以包括有機(jī)發(fā)光顯示器或者其他類型的顯示裝置，比如電子閱讀器等。該移位寄存器可以作為顯示裝置的掃描電路或者柵極驅(qū)動電路等，以提供逐行掃描功能，將掃描信號送至顯示區(qū)域。以上說明對本發(fā)明而言只是說明性的，而非限制性的，本領(lǐng)域普通技術(shù)人員理解，在不脫離所附權(quán)利要求所限定的精神和范圍的情況下，可做出許多修改、變化或等效，但都將落入本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種移位寄存器單元，其特征在于，包括 輸出上拉晶體管，輸出上拉晶體管的柵極與上拉節(jié)點(diǎn)連接，漏極與第一時(shí)鐘信號端連接，源極與本級輸出端連接； 上拉節(jié)點(diǎn)下拉晶體管，上拉節(jié)點(diǎn)下拉晶體管的柵極與下拉節(jié)點(diǎn)連接，漏極與上拉節(jié)點(diǎn)連接，源極與低電平輸出端連接； 輸出下拉晶體管，輸出下拉晶體管的柵極與下拉節(jié)點(diǎn)連接，漏極與本級輸出端連接，源極與低電平輸出端連接； 輸出晶體管，輸出晶體管的柵極與第二時(shí)鐘信號端連接，漏極與本級輸出端連接，源極與低電平輸出端連接； 自舉電容，連接于上拉節(jié)點(diǎn)和本級輸出端之間； 上拉驅(qū)動單元，分別與輸入端、上拉節(jié)點(diǎn)和第二時(shí)鐘信號端連接； 下拉驅(qū)動單元，分別與上拉節(jié)點(diǎn)、下拉節(jié)點(diǎn)、低電平輸出端和第二時(shí)鐘信號端連接； 第一復(fù)位單元，分別與第一復(fù)位端、上拉節(jié)點(diǎn)、本級輸出端和低電平輸出端連接； 所述第一復(fù)位端與后一級移位寄存器單元的輸出端連接； 所述移位寄存器進(jìn)一步包括 第二復(fù)位單元，分別與第二復(fù)位端、本級輸出端和低電平輸出端連接； 所述第二復(fù)位端與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接，N為大于I的整數(shù)。
2.如權(quán)利要求I所述的移位寄存器單元，其特征在于，所述第一復(fù)位單元包括第一復(fù)位晶體管和第二復(fù)位晶體管，其中， 所述第一復(fù)位晶體管的柵極與后一級移位寄存器單元的輸出端連接，漏極與上拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接； 所述第二復(fù)位晶體管的柵極與后一級移位寄存器單元的輸出端連接，漏極與本級輸出端連接，源極與低電平輸出端連接。
3.如權(quán)利要求2所述的移位寄存器單元，其特征在于，所述第二復(fù)位單元包括第三復(fù)位晶體管； 所述第三復(fù)位晶體管的柵極與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接，漏極與本級輸出端連接，源極與低電平輸出端連接； N為大于I的整數(shù)。
4.如權(quán)利要求I至3中任一權(quán)利要求所述的移位寄存器單元，其特征在于，進(jìn)一步包括 第三復(fù)位單元，分別與第三復(fù)位端、本級輸出端和低電平輸出端連接； 所述第二復(fù)位端與當(dāng)前級移位寄存器單元后第M級移位寄存器單元的輸出端連接，M為大于I且不等于N的整數(shù)。
5.如權(quán)利要求4所述的移位寄存器單元，其特征在于，所述第三復(fù)位單元包括第四復(fù)位晶體管； 所述第四復(fù)位晶體管的柵極與當(dāng)前級移位寄存器單元后第M級移位寄存器單元的輸出端連接，漏極與本級輸出端連接，源極與低電平輸出端連接； M為大于I且不等于N的整數(shù)。
6.一種柵極驅(qū)動電路，其特征在于，包括P級如權(quán)利要求I至3中任一權(quán)利要求所述的移位寄存器單元； 除了最后一級移位寄存器單元，每一級移位寄存器單元的第一復(fù)位端與后一級移位寄存器單元的輸出端連接； 對于第一級移位寄存器單元至第(P-N)級移位寄存器單元，每一級移位寄存器單元的第二復(fù)位端與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接； 除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端與上一級移位寄存器單元的本級輸出端連接； 第一級移位寄存器單元的輸入端接入起始信號； 最后一級移位寄存器單元的第一復(fù)位端與本級輸出端連接； N為大于I的整數(shù)，P為大于N的整數(shù)。
7.一種柵極驅(qū)動電路，其特征在于，包括Q級權(quán)利要求4或5所述的移位寄存器單元； 除了最后一級移位寄存器單元，每一級移位寄存器單元的第一復(fù)位端與后一級移位寄存器單元的輸出端連接； 對于第一級移位寄存器單元至第(P-N)級移位寄存器單元，每一級移位寄存器單元的第二復(fù)位端與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接； 對于第一級移位寄存器單元至第(P-M)級移位寄存器單元，每一級移位寄存器單元的第三復(fù)位端與當(dāng)前級移位寄存器單元后第M級移位寄存器單元的輸出端連接； 除了第一級移位寄存器單元，每一級移位寄存器單元的輸入端與上一級移位寄存器單元的本級輸出端連接； 第一級移位寄存器單元的輸入端接入起始信號； 最后一級移位寄存器單元的第一復(fù)位端與本級輸出端連接； N為大于I的整數(shù)，M為大于I且不等于N的整數(shù)，Q為大于M，且大于N的整數(shù)。
8.—種顯示裝置，其特征在于，包括如權(quán)利要求6或7所述的移位寄存器。
全文摘要
本發(fā)明提供了一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置。所述移位寄存器單元包括輸出上拉晶體管；上拉節(jié)點(diǎn)下拉晶體管；輸出下拉晶體管；輸出晶體管；自舉電容；上拉驅(qū)動單元；下拉驅(qū)動單元；第一復(fù)位單元，分別與第一復(fù)位端、上拉節(jié)點(diǎn)、本級輸出端和低電平輸出端連接；所述第一復(fù)位端與后一級移位寄存器單元的輸出端連接；第二復(fù)位單元，分別與第二復(fù)位端、本級輸出端和低電平輸出端連接；所述第二復(fù)位端與當(dāng)前級移位寄存器單元后第N級移位寄存器單元的輸出端連接，N為大于1的整數(shù)。本發(fā)明采用至少兩個(gè)復(fù)位單元以抑制當(dāng)前輸出后的第一單元時(shí)間、第N單元時(shí)間的噪聲。
文檔編號G09G3/20GK102915698SQ20121039775
公開日2013年2月6日 申請日期2012年10月18日 優(yōu)先權(quán)日2012年10月18日
發(fā)明者張玉婷 申請人:京東方科技集團(tuán)股份有限公司