專利名稱：共享時鐘的差分信令接口和相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及與顯示設(shè)備相關(guān)聯(lián)的電路以及控制方法。更具體地，本發(fā)明涉及與定時控制器、以及定時控制器與顯示設(shè)備之間的接口相關(guān)聯(lián)的電路和相關(guān)方法。
背景技術(shù)：
諸如計算機和膝上型計算機顯示器、視頻顯示器、電視機等的顯示設(shè)備的總物理大小已經(jīng)極大地增加。同時，高清晰度(HD)功能已經(jīng)被合并到這些非常大的顯示設(shè)備中。許多顯示設(shè)備現(xiàn)在以超過120Hz的幀速率操作，并使得能夠以更高的分辨率進行更多頻道的顯示。所有的前述情況已經(jīng)創(chuàng)建了如下的非常現(xiàn)實的需求，即增加向當(dāng)代顯示設(shè)備提供的數(shù)字數(shù)據(jù)的速率。 沿著到顯示設(shè)備的數(shù)字數(shù)據(jù)傳送路徑的一個關(guān)鍵點是顯示設(shè)備與對應(yīng)的定時控制器(TC0N)之間的接口。期望TC0N與相關(guān)聯(lián)的顯示設(shè)備之間的數(shù)據(jù)傳送速率將達到500到2000兆比特每秒(Mbps)，以便提供用于支持向消費者允諾的視頻/音頻頻道的數(shù)目和質(zhì)量所必需的數(shù)據(jù)帶寬。傳統(tǒng)的TCON與相關(guān)聯(lián)的顯示設(shè)備之間的當(dāng)前數(shù)據(jù)傳送速率以大約一百到兩百Mbps運行。

發(fā)明內(nèi)容
本發(fā)明的實施例提供了共享時鐘的差分信令(clock-shareddifferentialsignaling)接口以及向顯示面板驅(qū)動輸出數(shù)據(jù)的方法。 根據(jù)至少一個實施例，本發(fā)明提供了一種設(shè)備，該設(shè)備包括多個驅(qū)動器電路，其中所述多個驅(qū)動器電路中的每個驅(qū)動器電路分別提供輸出數(shù)據(jù)。所述設(shè)備還包括定時控制器，用于經(jīng)由多點(multi-drop)連接提供第一時鐘信號到多個驅(qū)動器電路，并且經(jīng)由相應(yīng)的點到點連接提供相應(yīng)的差分數(shù)據(jù)信號到每個驅(qū)動器電路。 根據(jù)至少一個實施例，本發(fā)明提供了一種顯示設(shè)備，該顯示設(shè)備包括顯示面板和分別向顯示面板提供輸出數(shù)據(jù)的多個驅(qū)動器電路。該顯示面板還包括定時控制器，用于經(jīng)由多點連接向所述多個驅(qū)動器電路提供第一時鐘信號，并且經(jīng)由相應(yīng)的點到點連接向每個驅(qū)動器電路提供相應(yīng)的差分數(shù)據(jù)信號 根據(jù)至少一個實施例，本發(fā)明提供了一種將輸出數(shù)據(jù)驅(qū)動到顯示面板的方法。所述方法包括從第二時鐘信號生成第一時鐘信號，經(jīng)由多點連接將該第一時鐘信號提供到多個驅(qū)動器電路中的每個驅(qū)動器電路，并經(jīng)由相應(yīng)的點到點連接分別向所述驅(qū)動器電路提供差分數(shù)據(jù)信號。該方法還包括在每個驅(qū)動器電路處從該第一時鐘信號再生第三時鐘信號，在每個驅(qū)動器電路處與該第三時鐘信號和接收的差分數(shù)據(jù)信號相關(guān)地生成該輸出數(shù)據(jù)的一部分，以及向該顯示面板提供該輸出數(shù)據(jù)。


這里將參考附圖來描述本發(fā)明的實施例，其中相同的附圖標記始終指明類似元件。在附圖中 圖l是圖示了根據(jù)本發(fā)明實施例的顯示設(shè)備中的共享時鐘的差分信令接口的概念框圖； 圖2是圖示了根據(jù)本發(fā)明實施例的共享時鐘的差分信令接口的電路圖； 圖3是以一些附加細節(jié)圖示了根據(jù)本發(fā)明實施例的圖2的共享時鐘的差分信令接
口的定時控制器的電路圖； 圖4是以一些附加細節(jié)圖示了根據(jù)本發(fā)明實施例的圖2的共享時鐘的差分信令接口的源極驅(qū)動器的電路圖； 圖5圖示了根據(jù)本發(fā)明實施例的顯示驅(qū)動器集成電路模塊；
圖6圖示了根據(jù)本發(fā)明實施例的顯示設(shè)備；
圖7圖示了根據(jù)本發(fā)明又一實施例的顯示設(shè)備；
圖8圖示了根據(jù)本發(fā)明又一實施例的顯示設(shè)備； 圖9是概括了根據(jù)本發(fā)明實施例的用于將輸出數(shù)據(jù)驅(qū)動到顯示面板的方法的流程圖； 圖10是圖示了根據(jù)本發(fā)明實施例的輸出數(shù)據(jù)信號和輸出數(shù)據(jù)時鐘信號的時序圖；和 圖11是圖示了根據(jù)本發(fā)明實施例的差分數(shù)據(jù)信號和多相時鐘的時序圖。
具體實施例方式
圖1是圖示了根據(jù)本發(fā)明實施例的顯示設(shè)備中的共享時鐘的差分信令接口 1的概念框圖。在圖1中圖示的實施例中，共享時鐘的差分信令接口 1包括與源極驅(qū)動器單元10連接的定時控制器20，所述源極驅(qū)動器單元10包括多個源極驅(qū)動器10-0至10-9。盡管圖
1中圖示的源極驅(qū)動器單元io包括十個源極驅(qū)動器，但是根據(jù)本發(fā)明的其它實施例，它可
包括任意合理數(shù)目的源極驅(qū)動器。 此外，共享時鐘的差分信令接口 1包括數(shù)據(jù)總線DB0至DB9。數(shù)據(jù)總線DBO至DB9的每一個連接在定時控制器20與所述多個源極驅(qū)動器10-0至10-9中的相應(yīng)源極驅(qū)動器之間。這樣，定時控制器20經(jīng)由數(shù)據(jù)總線DBO至DB9分別向源極驅(qū)動器10-0至10_9提供差分數(shù)據(jù)信號DO至D9。利用這個配置，數(shù)據(jù)總線DB0至DB9形成定時控制器20與源極驅(qū)動器10-0至10-9之間的"點到點"連接。如這里所使用的，定時控制器與相關(guān)聯(lián)的驅(qū)動器之間的"點到點"連接僅專門地連接定時控制器和給定的驅(qū)動器。因此，定時控制器提供(多個)信號到多于一個驅(qū)動器的任何連接(例如，信號線或總線)(例如多點連接)都不被認為是"點到點"連接，如這里使用該術(shù)語一樣。 共享時鐘的差分信令接口 1還包括共享的差分時鐘信號總線30，其將定時控制器20共同地與多個源極驅(qū)動器10-0至10-9中的每一個連接。這樣，共享的差分時鐘信號總線30形成了定時控制器20與所述多個源極驅(qū)動器10-0至10-9之間的多點連接，使得定時控制器20經(jīng)由共享的差分時鐘信號總線30提供共享的差分時鐘信號CLK到源極驅(qū)動器 10-0至10-9的每一個。 利用前述的配置，圖1的共享時鐘的差分信令接口 1內(nèi)的定時控制器20經(jīng)由點到 點連接提供差分數(shù)據(jù)信號到所述多個源極驅(qū)動器10-0至10-9，同時也經(jīng)由多點連接提供 共享的差分時鐘信號CLK到每個源極驅(qū)動器10-0至10-9。假設(shè)為了這個描述的目的，共享 時鐘的差分信令接口 l使用兩電平信令(two-level signaling)。如這里所使用的，"兩電 平信令"是使用在兩個有意義的邏輯電平之間轉(zhuǎn)換的信號的信令系統(tǒng)，而"多電平信令"是 使用在三個或更多有意義的邏輯電平之間轉(zhuǎn)換的信號的信令系統(tǒng)。 此外，根據(jù)本發(fā)明實施例的共享時鐘的差分信令接口使得能夠提供相對于傳統(tǒng)多 點接口的增加的數(shù)據(jù)速率，而不使用多電平信令或者嵌入式時鐘信令。這樣，根據(jù)本發(fā)明實 施例的共享時鐘的差分信令接口可提供增加的數(shù)據(jù)速率，同時避免了多電平信令和嵌入式 時鐘信令的缺點。如這里所使用的，"嵌入式時鐘信令"意指具有嵌入式時鐘信號的傳輸信號。 因為根據(jù)本發(fā)明實施例的共享時鐘的差分信令接口 1使用兩電平信令，所以定時 控制器20中的用于向源極驅(qū)動器IO-O至10-9提供信號的電路、和源極驅(qū)動器IO-O至10-9 中的用于處理從定時控制器20接收的信號的電路可能不比使用嵌入式時鐘信令和多電平 信令的傳統(tǒng)接口中的對應(yīng)電路復(fù)雜。此外，共享時鐘的差分信令接口 1的源極驅(qū)動器io-o 至10-9中的用于處理從定時控制器20接收的信號的電路也可能不比使用嵌入式時鐘信令 和兩電平信令的傳統(tǒng)接口中的對應(yīng)電路復(fù)雜。 這樣，用于實現(xiàn)根據(jù)本發(fā)明實施例的共享時鐘的差分信令接口的電路的大小和功 耗可少于用于實現(xiàn)使用嵌入式時鐘信令以及兩電平信令和多電平信令二者之一的傳統(tǒng)接 口的電路的大小和功耗。例如，根據(jù)本發(fā)明實施例的共享時鐘的差分信令接口可省略實現(xiàn) 嵌入式時鐘信令所需要的編碼和解碼電路。 此外，在根據(jù)本發(fā)明實施例的共享時鐘的差分信令接口中用于從定時控制器向源 極驅(qū)動器提供數(shù)據(jù)的傳輸協(xié)議可不比在使用嵌入式時鐘信令的傳統(tǒng)接口中的對應(yīng)傳輸協(xié) 議復(fù)雜。 此外，向共享時鐘的差分信令接口 1的源極驅(qū)動器10-0至10-9提供信號的速度 可低于向使用嵌入式時鐘信令的傳統(tǒng)接口中的源極驅(qū)動器提供信號的速度。例如，向共享 時鐘的差分信令接口 1的源極驅(qū)動器10-0至10-9提供信號的速度可比向使用嵌入式時鐘 信令的傳統(tǒng)接口中的源極驅(qū)動器提供信號的速度低多于20%。這樣，根據(jù)本發(fā)明實施例的 共享時鐘的差分信令接口不需要用于提供相對較快的信號傳輸速度所必需的特定傳統(tǒng)托 管(mandated)電路，諸如傳統(tǒng)嵌入式時鐘接口所共同使用的那些電路。結(jié)果，用于實現(xiàn)根 據(jù)本發(fā)明實施例的共享時鐘的差分信令接口的電路的大小和功耗可小于與使用嵌入式時 鐘信令的傳統(tǒng)接口相關(guān)聯(lián)的傳統(tǒng)電路的大小和功耗。 此外，相對于使用多點連接的傳統(tǒng)接口，根據(jù)本發(fā)明實施例的共享時鐘的差分信 令接口還可具有減少的阻抗失配，并因此可提供改善的信號完整性。 圖2是圖示了根據(jù)本發(fā)明實施例的共享時鐘的差分信令接口 2的電路圖。共享時 鐘的差分信令接口 2提供定時控制器20與源極驅(qū)動器單元10的多個源極驅(qū)動器10-0至 10-N之間的接口，其中N是大于2的正整數(shù)。共享時鐘的差分信令接口 2包括定時控制器20與源極驅(qū)動器10-0至10-N中的每一個之間的點到點連接，并且定時控制器20使用那些 點到點連接而向源極驅(qū)動器10-0至10-N的每一個提供差分數(shù)據(jù)。共享時鐘的差分信令接 口 2還包括用于提供定時控制器20和源極驅(qū)動器10-0至IO-N之間的多點連接的共享的 差分時鐘信號總線30。此外，定時控制器20經(jīng)由共享的差分時鐘信號總線30所提供的多 點連接，來向源極驅(qū)動器10-0至10-N的每一個提供共享的差分時鐘信號CLK。
在圖2圖示的實施例中，定時控制器20例如從主機(未示出)或外部存儲器(未 示出)接收主時鐘信號MCLK和輸入數(shù)據(jù)DA。定時控制器20從主時鐘信號MCLK生成共享 的差分時鐘信號CLK，并經(jīng)由共享的差分時鐘信號總線30所提供的多點連接來向源極驅(qū)動 器10-0至10-N的每一個提供共享的差分時鐘信號CLK。主時鐘信號MCLK的頻率大于共享 的差分時鐘信號CLK的頻率。 定時控制器20還從輸入數(shù)據(jù)DA生成差分數(shù)據(jù)信號D00、 D01至DNO、 DN1，并分別 將差分數(shù)據(jù)信號DOO、 D01至DNO、 DN1提供到源極驅(qū)動器10-0至10_N。此外，定時控制器 20經(jīng)由數(shù)據(jù)總線DB00、DB01至DBN0、DBN1而提供差分數(shù)據(jù)信號到源極驅(qū)動器，所述數(shù)據(jù)總 線DBOO、 DB01至DBNO、 DBN1形成定時控制器20與源極驅(qū)動器10-0至10_N之間的點到點 連接。這樣，在圖2圖示的實施例中，定時控制器20分別經(jīng)由數(shù)據(jù)總線DBOO 、DBO1至DBNO 、 DBN1，而將差分數(shù)據(jù)信號D00、D01至DN0、DN1分別提供到源極驅(qū)動器10-0至10_N。此外， 源極驅(qū)動器10-0至10-N中的每一個包括時鐘再生器(CR)電路ll，該時鐘再生器(CR)電 路ll包括鎖相環(huán)(PLL)或延遲鎖定環(huán)(DLL)電路。共享時鐘的差分信令接口 2還可包括 與共享的差分時鐘信號總線30連接的終端電阻器(TR)電路22。在圖2的圖示實施例中， 終端電阻器22被示出為與最后的源極驅(qū)動器IO-N相關(guān)聯(lián)的有限總線元件。然而，終端電 阻器22可提供為沿著共享的差分時鐘信號總線30的分布式元件。無論如何提供，終端電 阻器22都可用于校正阻抗失配，并減少或消除沿著共享的差分時鐘信號總線30的信號反 射。 通過向源極驅(qū)動器提供具有相對低頻率的時鐘信號，可以增強經(jīng)由共享的差分時 鐘信號總線30向源極驅(qū)動器提供的時鐘信號的信號完整性。此外，可通過向源極驅(qū)動器提 供具有相對較低頻率的時鐘信號，來減少電磁干擾(EMI)對時鐘信號的不利作用。
圖3是以一些附加細節(jié)圖示了根據(jù)本發(fā)明實施例的圖2的共享時鐘的差分信令接 口 2的定時控制器20的電路圖。在圖3中圖示的實施例中，定時控制器20包括數(shù)據(jù)處理 單元22和時鐘發(fā)生器21。另外，時鐘發(fā)生器21包括PLL電路23和時鐘分頻器24。
數(shù)據(jù)處理單元22從主機(未示出)或外部存儲器(未示出)接收輸入數(shù)據(jù)DA，并 且還接收主時鐘信號MCLK。另外，數(shù)據(jù)處理單元22從時鐘發(fā)生器21接收同步主時鐘信號 FCLK。在處理輸入數(shù)據(jù)DA之后，數(shù)據(jù)處理單元22經(jīng)由定時控制器20與源極驅(qū)動器10-0至 10-N中的源極驅(qū)動器10-i之間的點到點連接，向源極驅(qū)動器10-i提供兩個差分數(shù)據(jù)信號 DiO和Dil。如這里使用的，"i"是處于0與N之間且包括0和N的整數(shù)，并且差分數(shù)據(jù)信 號DiO和Dil的每一個可以是一對數(shù)據(jù)信號。參考圖2和3，數(shù)據(jù)處理單元22可經(jīng)由定時 控制器20與源極驅(qū)動器10-0至IO-N之間的相應(yīng)點到點連接，向源極驅(qū)動器10-0至10-N 之中的每個源極驅(qū)動器10-i提供兩個差分數(shù)據(jù)信號DiO和Dil。此外，數(shù)據(jù)處理單元22可 經(jīng)由定時控制器20與源極驅(qū)動器10-i之間的多于兩個點到點連接，來向每個源極驅(qū)動器 10-i提供多于兩個差分數(shù)據(jù)信號?？赏ㄟ^附加的數(shù)據(jù)總線來提供附加的點到點連接。
時鐘發(fā)生器21接收主時鐘信號MCLK，并經(jīng)由多點連接提供共享的差分時鐘信號 CLK到源極驅(qū)動器10-0至10-N中的每一個。時鐘發(fā)生器21的PLL電路23接收主時鐘信 號MCLK，生成同步主時鐘信號FCLK，并提供同步主時鐘信號FCLK到數(shù)據(jù)處理單元22和時 鐘分頻器24。時鐘分頻器24接收同步主時鐘信號FCLK，并生成共享的差分時鐘信號CLK， 定時控制器20將該共享的差分時鐘信號CLK提供到源極驅(qū)動器10-0至10-N中的每一個。 在圖3中圖示的實施例中，時鐘分頻器24接收從主時鐘信號MCLK得到的同步主時鐘信號 FCLK，并向下劃分同步主時鐘信號FCLK以生成共享的差分時鐘信號CLK。共享的差分時鐘 信號CLK的頻率低于主時鐘信號MCLK的頻率。時鐘分頻器24可用主時鐘信號MCLK的頻 率除以例如十(IO)，以生成共享的差分時鐘信號CLK。這樣，當(dāng)主時鐘信號MCLK例如具有 1Ghz的頻率時，時鐘分頻器24所生成的共享的差分時鐘信號CLK可具有100Mhz的頻率。
圖4是以一些附加細節(jié)圖示了根據(jù)本發(fā)明實施例的圖2的共享時鐘的差分信令接 口 2的源極驅(qū)動器10-i的電路圖。圖4的源極驅(qū)動器10-i圖示了根據(jù)本發(fā)明實施例的圖 2的源極驅(qū)動器10-0至IO-N之中的每個單獨源極驅(qū)動器的配置。在圖4中圖示的實施例 中，源極驅(qū)動器10-i包括源極驅(qū)動器數(shù)據(jù)處理單元14、去偏斜(de-skew)單元12、解串器 (de-serializer)單元13、和時鐘再生器11。源極驅(qū)動器數(shù)據(jù)處理單元14包括第一數(shù)據(jù) 處理單元14-1和第二數(shù)據(jù)處理單元14-2。第一數(shù)據(jù)處理單元14-1包括第一去偏斜電路 12-1和第一解串器電路13-1。第二數(shù)據(jù)處理單元14-2包括第二去偏斜電路12-2和第二 解串器電路13-2。 時鐘再生器11接收其頻率低于主時鐘信號MCLK的頻率的共享的差分時鐘信號 CLK，并再生內(nèi)部時鐘信號CLK'。內(nèi)部時鐘信號CLK'的頻率高于共享的差分時鐘信號CLK 的頻率。此外，盡管內(nèi)部時鐘信號CLK'比共享的差分時鐘信號CLK具有更大的頻率，但是 內(nèi)部時鐘信號CLK'的頻率并非必須與主時鐘信號MCLK的頻率相同。如這里所使用的，"再 生"時鐘信號意指在從第一時鐘信號生成第二時鐘信號之后(其中第一時鐘信號比第二 時鐘信號具有更高的頻率)，從第二時鐘信號生成第三時鐘信號(其中第三時鐘信號比第 二時鐘信號具有更高的頻率)。然而，第一時鐘信號和第三時鐘信號的頻率并非必須相等。 這樣，如這里所使用的，"再生"并非必須意指第一時鐘信號和第三時鐘信號具有相同的頻 率。 時鐘再生器11提供內(nèi)部時鐘信號CLK'到第一去偏斜電路12-1和第二去偏斜電 路12-2。時鐘再生器11可包括PLL電路或DLL電路。此外，在圖4中圖示的實施例中，源 極驅(qū)動器數(shù)據(jù)處理單元14從定時控制器20接收第一差分數(shù)據(jù)信號DiO和第二差分數(shù)據(jù) 信號Dil (見圖2)。如圖4中圖示的，第一差分數(shù)據(jù)信號DiO包括互補的數(shù)據(jù)信號DiOP和 DiOR。第一數(shù)據(jù)處理單元14-1接收第一差分數(shù)據(jù)信號DiO的數(shù)據(jù)信號DiOP和DiOR以及 內(nèi)部時鐘信號CLK'，并生成輸出數(shù)據(jù)d_l和輸出數(shù)據(jù)時鐘信號BCLK1。具體地，第一去偏斜 電路12-1接收數(shù)據(jù)信號DiOP和DiOR以及內(nèi)部時鐘信號CLK'，并生成去偏斜的數(shù)據(jù)信號 DiO'和去偏斜的內(nèi)部時鐘信號CLK"。第一去偏斜電路12-1提供去偏斜的數(shù)據(jù)信號DiO'和 去偏斜的內(nèi)部時鐘信號CLK"到第一解串器電路13-1。第一解串器電路13-1從去偏斜的數(shù) 據(jù)信號DiO'和去偏斜的內(nèi)部時鐘信號CLK"生成輸出數(shù)據(jù)d_l和輸出數(shù)據(jù)時鐘信號BCLKl。 根據(jù)本發(fā)明的實施例，源極驅(qū)動器10-i可提供輸出數(shù)據(jù)d_l和輸出數(shù)據(jù)時鐘信號BCLKl到 顯示面板40(參見，例如圖6)。
源極驅(qū)動器10-i可提供顏色信息到顯示面板40作為輸出數(shù)據(jù)d_l。例如，如圖 10中所圖示的，輸出數(shù)據(jù)cLl可采取在輸出數(shù)據(jù)時鐘信號BCLK1的每個周期上向顯示面板 40連續(xù)提供的多比特數(shù)據(jù)分組D〈9:0〉的形式。也就是說，在輸出數(shù)據(jù)時鐘信號BCLK1的每 個周期上，源極驅(qū)動器10-i可向顯示面板40提供一個數(shù)據(jù)分組D〈9: 0>作為輸出數(shù)據(jù)d_l 。 每個數(shù)據(jù)分組D〈9:0〉可向顯示面板40提供10比特的深度顏色信息，并且顯示面板40可 包括鎖存了數(shù)據(jù)分組D〈9:0〉內(nèi)的各個比特的鎖存塊。所述數(shù)據(jù)鎖存器可向外部數(shù)模轉(zhuǎn)換 器(DAC)提供鎖存的數(shù)據(jù)作為輸入數(shù)據(jù)。如圖10中所圖示的，源極驅(qū)動器10-i可向顯示 面板40連續(xù)提供以下數(shù)據(jù)分組作為輸出數(shù)據(jù)d_l :數(shù)據(jù)分組Ra，其是紅色信息的數(shù)據(jù)分組 D〈9:0〉；數(shù)據(jù)分組Ga，其是綠色信息的數(shù)據(jù)分組D〈9:0〉；以及數(shù)據(jù)分組Ba，其是藍色信息的 數(shù)據(jù)分組D〈9:0〉。此外，輸出數(shù)據(jù)cLl不限于10比特的數(shù)據(jù)分組D〈9:0〉。例如，輸出數(shù)據(jù) d_l可采取其每一個提供8比特深度顏色信息的8比特數(shù)據(jù)分組D〈7:0〉的形式、或者其每 一個提供12比特深度顏色信息的12比特數(shù)據(jù)分組D〈11:0〉的形式。 類似地，如圖4中所圖示的，第二差分數(shù)據(jù)信號Dil包括互補的數(shù)據(jù)信號DilP和 DilR。第二數(shù)據(jù)處理單元14-2接收第二差分數(shù)據(jù)信號Dil的數(shù)據(jù)信號DilP和DilR以及 內(nèi)部時鐘信號CLK'，并生成輸出數(shù)據(jù)d_2和輸出數(shù)據(jù)時鐘信號BCLK2。具體地，第二去偏斜 電路12-2接收數(shù)據(jù)信號DilP和DilR以及內(nèi)部時鐘信號CLK'，并生成去偏斜的數(shù)據(jù)信號 Dil'和去偏斜的內(nèi)部時鐘信號CLK"。第二去偏斜電路12-2向第二解串器電路13-2提供去 偏斜的數(shù)據(jù)信號Dil'和去偏斜的內(nèi)部時鐘信號CLK"。第二解串器電路13-2從去偏斜的數(shù) 據(jù)信號Dil'和去偏斜的內(nèi)部時鐘信號CLK"生成輸出數(shù)據(jù)d_2和輸出數(shù)據(jù)時鐘信號BCLK2。 根據(jù)本發(fā)明的實施例，源極驅(qū)動器10-i可向顯示面板40提供輸出數(shù)據(jù)d_2和輸出數(shù)據(jù)時 鐘信號BCLK2(參見，例如圖6)。輸出數(shù)據(jù)cL2的格式可與圖10中圖示并在上面描述的輸 出數(shù)據(jù)cLl的示范格式類似。此外，在圖10圖示的和上述的示例中，當(dāng)輸出數(shù)據(jù)cLl對應(yīng) 于輸出數(shù)據(jù)時鐘信號BCLK1時，輸出數(shù)據(jù)d_2可對應(yīng)于輸出數(shù)據(jù)時鐘信號BCLK2。
根據(jù)本發(fā)明的實施例，時鐘再生器11可從共享的差分時鐘信號CLK中生成單相時 鐘信號，該單相時鐘信號可使用在跟蹤時鐘和數(shù)據(jù)恢復(fù)電路(CDR)中。作為選擇，根據(jù)本發(fā) 明的實施例，時鐘再生器11可從共享的差分時鐘信號CLK生成用于操作源極驅(qū)動器10-i 中的數(shù)據(jù)鎖存器的多個多相時鐘。在這樣的實施例中，可選擇特定的鎖存的數(shù)據(jù)，以進一步 在源極驅(qū)動器10-i中處理。此外，根據(jù)其中時鐘再生器11生成幾個多相時鐘信號的實施 例，源極驅(qū)動器10-i的源極驅(qū)動器數(shù)據(jù)處理單元14可基于多相時鐘信號中的所選擇的多 相時鐘信號，來對所接收的數(shù)據(jù)進行去偏斜和解串。 多相時鐘信號可具有彼此不同的相位，并且可用于鎖存以相對高的速度輸入的數(shù) 據(jù)。例如，多相時鐘信號的每一個可用于以數(shù)據(jù)速率的一半來鎖存輸入數(shù)據(jù)。作為根據(jù)多 相時鐘信號的每一個鎖存數(shù)據(jù)的結(jié)果，可多次鎖存相同的數(shù)據(jù)。這樣，可選擇所有已鎖存數(shù) 據(jù)之中的特定已鎖存數(shù)據(jù)，來進一步在源極驅(qū)動器10-i中處理。圖11示出了示范差分數(shù) 據(jù)信號DiO和示范多相時鐘PhO、Phl和Ph2。在圖11中圖示的示例中，多相時鐘PhO、Phl 和Ph2具有彼此不同的相位，并相對于差分數(shù)據(jù)信號DiO以數(shù)據(jù)速率的一半循環(huán)。
圖5圖示了根據(jù)本發(fā)明實施例的顯示驅(qū)動器集成電路(IC)模塊60。在圖5中圖 示的實施例中，顯示驅(qū)動器IC模塊60包括共享時鐘的差分信令接口 2。顯示驅(qū)動器IC模 塊60包括定時控制器20和源極驅(qū)動器單元IO，該源極驅(qū)動器單元IO包括源極驅(qū)動器10-0至IO-N。此外，定時控制器20經(jīng)由共享的差分時鐘信號總線30所提供的多點連接，來向源 極驅(qū)動器10-0至10-N提供共享的差分時鐘信號CLK。還在顯示驅(qū)動器IC模塊60中，定 時控制器20經(jīng)由定時控制器20與源極驅(qū)動器10-0至10-N之間的相應(yīng)點到點連接，向源 極驅(qū)動器10-0至IO-N之中的每個源極驅(qū)動器10-i提供兩個差分數(shù)據(jù)信號。通過數(shù)據(jù)總 線DB00、DB01至DBN0、DBN1提供相應(yīng)的點到點連接。此外，定時控制器20可經(jīng)由定時控制 器20和源極驅(qū)動器10-i之間的多于兩個點到點連接，來提供多于兩個差分數(shù)據(jù)信號到每 個源極驅(qū)動器10-i。附加的點到點連接可通過附加的數(shù)據(jù)總線來提供。此外，定時控制器 20從顯示驅(qū)動器IC模塊60的外部接收主時鐘信號MCLK和輸入數(shù)據(jù)DA。
圖6圖示了根據(jù)本發(fā)明實施例的顯示設(shè)備IOO(其在這里還可稱為顯示系統(tǒng)IOO)。 顯示設(shè)備100包括定時控制器20、源極驅(qū)動器單元10、柵極驅(qū)動器50、和顯示面板40。源 極驅(qū)動器單元10包括源極驅(qū)動器(SD) 10-0至IO-N。此外，顯示設(shè)備100包括與圖2中圖 示的共享時鐘的差分信令接口類似的共享時鐘的差分信令接口。具體地，在圖6中圖示的 實施例中，定時控制器20經(jīng)由共享的差分時鐘信號總線30所提供的多點連接，來提供共享 的差分時鐘信號CLK到源極驅(qū)動器10-0至10-N中的每一個。此外，定時控制器20經(jīng)由數(shù) 據(jù)總線DB00、DB01至DBN0、DBN1所提供的點到點連接，來提供差分數(shù)據(jù)信號到源極驅(qū)動器 10-0至10-N(參見，例如圖2)。在圖6中圖示的實施例中，定時控制器20經(jīng)由在定時控制 器20和源極驅(qū)動器10-i之間點到點連接的兩條數(shù)據(jù)總線DBi0、 DBil，提供兩個差分數(shù)據(jù) 信號Di0和Dil到每個源極驅(qū)動器10-i。此外，定時控制器20可經(jīng)由定時控制器20與源 極驅(qū)動器10-i之間的多于兩個點到點連接，來提供多于兩個差分數(shù)據(jù)信號到每個源極驅(qū) 動器10-i。附加的點到點連接可通過附加的數(shù)據(jù)總線來提供。 源極驅(qū)動器單元10還可提供各種輸出信號到顯示面板40。具體地，根據(jù)本發(fā)明的 實施例，源極驅(qū)動器10-0至10-N可提供數(shù)據(jù)和時鐘信號到顯示面板40。例如，如圖4中 所圖示的，源極驅(qū)動器10-i輸出輸出數(shù)據(jù)d_l和cL2，并輸出輸出數(shù)據(jù)時鐘信號BCLK1和 BCLK2。源極驅(qū)動器IO-O至10-N中的每一個可向顯示面板40提供類似的(analogous)輸 出數(shù)據(jù)和時鐘信號，并且源極驅(qū)動器單元10可從而向顯示面板40提供數(shù)據(jù)和時鐘信號。
此外，柵極驅(qū)動器50從定時控制器20接收柵極信號GS，并提供各種輸出信號到顯 示面板40。從定時控制器20向柵極驅(qū)動器50提供的柵極信號GS是用于周期性地接通和 關(guān)斷柵極驅(qū)動器50內(nèi)的柵極驅(qū)動器的柵極開關(guān)信號。 在圖6-8中圖示的實施例中，顯示面板40是LCD顯示面板。然而，顯示面板40可 替換地例如為PDP顯示面板、0LED顯示面板、撓性顯示面板等。顯示面板40包括多樣的顯 示電路，(例如)包括晶體管Tl 、電容器和電容器CST。電容器和CST中的每一個連接 在晶體管T1的一端與地之間。盡管圖6僅示出了顯示面板40中的一個顯示電路，但是顯 示面板40可包括多個顯示電路。 圖7圖示了根據(jù)本發(fā)明另一實施例的顯示設(shè)備101。如圖7中圖示的，顯示設(shè)備 101可包括源極驅(qū)動器芯片200，其中在所述源極驅(qū)動器芯片200(即，單個芯片)上布置了 定時控制器20、源極驅(qū)動器單元10 (包括源極驅(qū)動器(SD) 10-0至10-N)、以及連接定時控 制器20和源極驅(qū)動器單元10的總線。此外，包括源極驅(qū)動器芯片200的顯示設(shè)備101可 布置在單個芯片封裝中。顯示設(shè)備101內(nèi)的顯示面板40、柵極驅(qū)動器50以及它們的相應(yīng)配 置與圖6的顯示設(shè)備100內(nèi)的顯示面板40、柵極驅(qū)動器50以及它們的相應(yīng)配置類似。因此，這里將省略其進一步描述。 圖8圖示了根據(jù)本發(fā)明另一實施例的顯示設(shè)備102。如圖8中圖示的，顯示設(shè)備 102可包括柵極驅(qū)動器芯片300，其中在柵極驅(qū)動器芯片300(即，單個芯片)上布置了定 時控制器20和柵極驅(qū)動器50。然而，在柵極驅(qū)動器芯片300上沒有布置源極驅(qū)動器單元 IO(包括源極驅(qū)動器(SD) 10-0至10-N)。此外，包括柵極驅(qū)動器芯片300的顯示設(shè)備102 可布置在單個芯片封裝中。顯示設(shè)備102內(nèi)的顯示面板40、源極驅(qū)動器單元10以及它們的 相應(yīng)配置與顯示設(shè)備100內(nèi)的顯示面板40、源極驅(qū)動器單元10以及它們的相應(yīng)配置類似。 因此，這里將省略其進一步描述。 圖9是概括了根據(jù)本發(fā)明實施例的用于將輸出數(shù)據(jù)驅(qū)動到顯示面板的方法的流 程圖。將參考圖2、3、4和6來描述圖9中概括的方法。 參考圖2、3和9，定時控制器20從主時鐘信號MCLK生成共享的差分時鐘信號CLK， 其中MCLK比共享的差分時鐘信號CLK具有更高的頻率(SIOO)。根據(jù)圖3中圖示的實施 例，定時控制器20的時鐘發(fā)生器21從主時鐘信號MCLK生成共享的差分時鐘信號CLK。然 后，定時控制器20經(jīng)由多點連接而將共享的差分時鐘信號CLK提供到源極驅(qū)動器10-0至 IO-N，并經(jīng)由點到點連接將差分數(shù)據(jù)信號提供到源極驅(qū)動器10-0至10-N(S102)。在圖2中 圖示的實施例中，共享的差分時鐘信號總線30提供多點連接，并且數(shù)據(jù)總線DBOO、 DB01至 DBN0、DBN1提供點到點連接。源極驅(qū)動器10-0至10-N中的每一個然后從共享的差分時鐘 信號CLK再生內(nèi)部時鐘信號CLK' (S104)。雖然內(nèi)部時鐘信號CLK'比共享的差分時鐘信號 CLK具有更高的頻率，但是內(nèi)部時鐘信號CLK'的頻率并非必須與主時鐘信號MCLK的頻率相 同。根據(jù)圖4中圖示的實施例，源極驅(qū)動器10-0至IO-N之中的每個源極驅(qū)動器10-i的時 鐘再生器11從共享的差分時鐘信號CLK再生內(nèi)部時鐘信號CLK'。根據(jù)本發(fā)明的實施例，內(nèi) 部時鐘信號CLK'可以是單相時鐘信號。作為選擇，根據(jù)本發(fā)明的實施例，時鐘再生器ll可 從共享的差分時鐘信號CLK而不是內(nèi)部時鐘信號CLK'來生成多個多相時鐘信號。
然后，參考圖4，每個源極驅(qū)動器10-i的時鐘再生器ll向源極驅(qū)動器10-i的數(shù)據(jù) 處理單元14提供內(nèi)部時鐘信號CLK' (S106)。作為選擇，根據(jù)本發(fā)明的實施例，每個源極驅(qū) 動器10-i的時鐘再生器11可提供所述多個多相時鐘信號之中的已選擇時鐘信號到源極驅(qū) 動器10-i的數(shù)據(jù)處理單元14。隨后，每個源極驅(qū)動器10-i的數(shù)據(jù)處理單元14根據(jù)內(nèi)部時 鐘信號CLK'來對所接收的差分數(shù)據(jù)信號進行去偏斜和解串(S108)。作為選擇，根據(jù)本發(fā)明 的實施例，每個源極驅(qū)動器10-i可根據(jù)從源極驅(qū)動器10-i的時鐘再生器11接收的多個多 相時鐘信號之中的已選擇時鐘信號，來對所接收的差分信號DiO和Dil進行去偏斜和解串。 每個源極驅(qū)動器10-i然后提供處理后的數(shù)據(jù)到顯示面板(SllO)。例如，在圖4中圖示的實 施例中，每個源極驅(qū)動器10-i向顯示面板40提供輸出數(shù)據(jù)d_l和d_2連同輸出數(shù)據(jù)時鐘 信號BCLK1和BCLK2 (參見圖6)。 根據(jù)本發(fā)明實施例在上面描述的方法可使用兩電平信令和與差分數(shù)據(jù)信號分離 的時鐘信號的提供，來提供用于接口的增加的數(shù)據(jù)速率。這樣，上述的方法可避免使用多電 平信令和嵌入式時鐘信令的缺點。另外，通過向源極驅(qū)動器提供具有相對低頻率的時鐘信 號，可增強經(jīng)由共享的差分時鐘信號總線30向源極驅(qū)動器提供的時鐘信號的信號完整性。 而且，可通過向源極驅(qū)動器提供具有相對低頻率的時鐘信號，來減少電磁干擾(EMI)對時 鐘信號的不利作用。
本發(fā)明的實施例提供了共享時鐘的差分信令接口以及將輸出數(shù)據(jù)驅(qū)動到顯示面 板的方法。在共享時鐘的差分信令接口中，定時控制器經(jīng)由點到點連接提供差分數(shù)據(jù)信號 到源極驅(qū)動器，并經(jīng)由多點連接提供共享的差分時鐘信號到源極驅(qū)動器。根據(jù)本發(fā)明實施 例的共享時鐘的差分信令接口可提供定時控制器與源極驅(qū)動器之間的增加的數(shù)據(jù)傳輸速 率，而沒有使用多電平信令或嵌入式時鐘信令。這樣，根據(jù)本發(fā)明實施例的共享時鐘的差分 信令接口可提供增加的數(shù)據(jù)速率，而沒有使用多電平信令或嵌入式時鐘信令的缺點。此外， 在根據(jù)本發(fā)明實施例的共享時鐘的差分信令接口中，定時控制器可向源極驅(qū)動器提供具有 相對低頻率的時鐘信號。這樣，根據(jù)本發(fā)明實施例的共享時鐘的差分信令接口可增強向源 極驅(qū)動器提供的時鐘信號的信號完整性，并減少電磁干擾(EMI)對時鐘信號的不利作用。
盡管在這里已經(jīng)描述了本發(fā)明的實施例，但是可以對這些實施例進行修改，而不 脫離由所附權(quán)利要求限定的本發(fā)明的范圍。
權(quán)利要求
一種設(shè)備，包括多個驅(qū)動器電路，其中所述多個驅(qū)動器電路中的每個驅(qū)動器電路分別提供輸出數(shù)據(jù)；和定時控制器，經(jīng)由多點連接向所述多個驅(qū)動器電路提供第一時鐘信號，并且經(jīng)由相應(yīng)的點到點連接向每個驅(qū)動器電路提供相應(yīng)的差分數(shù)據(jù)信號。
2. 根據(jù)權(quán)利要求l的設(shè)備，其中在定時控制器中從接收的第二時鐘信號得出所述第一時鐘信號，并且其中所述第一時鐘信號是共享的差分時鐘信號。
3. 根據(jù)權(quán)利要求2的設(shè)備，其中該第二時鐘信號的頻率高于該第一時鐘信號的頻率。
4. 根據(jù)權(quán)利要求3的設(shè)備，其中所述定時控制器包括時鐘發(fā)生器電路，該時鐘發(fā)生器電路接收該第二時鐘信號并從該第二時鐘信號生成該第一時鐘信號。
5. 根據(jù)權(quán)利要求4的設(shè)備，其中所述時鐘發(fā)生器電路包括鎖相環(huán)(PLL)電路，用于接收該第二時鐘信號并生成第三時鐘信號；禾口時鐘分頻器，用于接收并向下劃分該第三時鐘信號，以生成該第一時鐘信號。
6. 根據(jù)權(quán)利要求3的設(shè)備，其中每個驅(qū)動器電路包括時鐘再生器，該時鐘再生器接收該第一時鐘信號并生成第三時鐘信號。
7. 根據(jù)權(quán)利要求6的設(shè)備，其中該第三時鐘信號的頻率高于該第一時鐘信號的頻率。
8. 根據(jù)權(quán)利要求6的設(shè)備，其中每個驅(qū)動器電路包括去偏斜電路，接收相應(yīng)的差分數(shù)據(jù)信號和該第三時鐘信號，并生成已去偏斜的數(shù)據(jù)信號和第四時鐘信號；禾口解串器電路，接收已去偏斜的數(shù)據(jù)信號和該第四時鐘信號，并生成輸出數(shù)據(jù)和對應(yīng)的第五時鐘信號。
9. 根據(jù)權(quán)利要求l的設(shè)備，其中所述定時控制器和所述多個驅(qū)動器電路被共同地集成在單個集成電路芯片內(nèi)。
10. 根據(jù)權(quán)利要求9的設(shè)備，其中在定時控制器中從第二時鐘信號得出該第一時鐘信號。
11. 根據(jù)權(quán)利要求10的設(shè)備，其中該第二時鐘信號的頻率高于該第一時鐘信號的頻率。
12. 根據(jù)權(quán)利要求ll的設(shè)備，其中該定時控制器包括時鐘發(fā)生器電路，該時鐘發(fā)生器電路接收該第二時鐘信號并從該第二時鐘信號生成該第一時鐘信號，并且其中該第一時鐘信號是共享的差分時鐘信號。
13. 根據(jù)權(quán)利要求l的設(shè)備，其中該多點連接包括連接在定時控制器與所述驅(qū)動器電路中的每一個之間的第一時鐘信號總線；以及其中該定時控制器經(jīng)由該第一時鐘信號總線向所述驅(qū)動器電路中的每一個提供該第一時鐘信號。
14. 根據(jù)權(quán)利要求l的設(shè)備，其中相應(yīng)的點到點連接中的每一個包括連接在該定時控制器和所述多個驅(qū)動器電路中的僅一個驅(qū)動器電路之間的數(shù)據(jù)總線。
15. 根據(jù)權(quán)利要求1的設(shè)備，其中每個驅(qū)動器電路是源極驅(qū)動器電路。
16. —種顯示設(shè)備，包括顯示面板；多個驅(qū)動器電路，分別向顯示面板提供輸出數(shù)據(jù)；禾口定時控制器，經(jīng)由多點連接向所述多個驅(qū)動器電路提供第一時鐘信號，并且經(jīng)由相應(yīng)的點到點連接向每個驅(qū)動器電路提供相應(yīng)的差分數(shù)據(jù)信號。
17. 根據(jù)權(quán)利要求16的設(shè)備，其中在該定時控制器中從接收的第二時鐘信號得出該第一時鐘信號。
18. 根據(jù)權(quán)利要求17的設(shè)備，其中該第二時鐘信號的頻率高于該第一時鐘信號的頻率。
19. 根據(jù)權(quán)利要求18的設(shè)備，其中所述定時控制器包括時鐘發(fā)生器電路，該時鐘發(fā)生器電路接收該第二時鐘信號并從該第二時鐘信號生成該第一時鐘信號，并且其中該第一時鐘信號是共享的差分時鐘信號。
20. 根據(jù)權(quán)利要求16的顯示設(shè)備，還包括柵極驅(qū)動器，從該定時控制器接收柵極信號，并向該顯示面板提供輸出信號，其中該定時控制器和該源極驅(qū)動器被共同地集成在單個集成電路芯片內(nèi)。
21. 根據(jù)權(quán)利要求20的顯示設(shè)備，其中該源極驅(qū)動器單元、該柵極驅(qū)動器、該定時控制器和該顯示面板被布置在單個芯片封裝中。
22. 根據(jù)權(quán)利要求16的顯示設(shè)備，還包括柵極驅(qū)動器，從該定時控制器接收柵極信號，并向該顯示面板提供輸出信號，其中該定時控制器和該柵極驅(qū)動器被共同地集成在單個集成電路芯片內(nèi)。
23. 根據(jù)權(quán)利要求22的顯示設(shè)備，其中該源極驅(qū)動器單元、該柵極驅(qū)動器、該定時控制器和該顯示面板被布置在單個芯片封裝中。
24. —種將輸出數(shù)據(jù)驅(qū)動到顯示面板的方法，所述方法包括從第二時鐘信號生成第一時鐘信號；經(jīng)由多點連接將該第一時鐘信號提供到多個驅(qū)動器電路中的每個驅(qū)動器電路；經(jīng)由相應(yīng)的點到點連接分別向所述驅(qū)動器電路提供差分數(shù)據(jù)信號；在每個驅(qū)動器電路處從該第一時鐘信號再生第三時鐘信號；在每個驅(qū)動器電路處與該第三時鐘信號和接收的差分數(shù)據(jù)信號相關(guān)地生成該輸出數(shù)據(jù)的一部分；以及向該顯示面板提供該輸出數(shù)據(jù)。
25. 根據(jù)權(quán)利要求24的方法，其中該第二時鐘信號的頻率高于該第一時鐘信號的頻率；禾口其中該第三時鐘信號的頻率高于該第一時鐘信號的頻率。
26. 根據(jù)權(quán)利要求25的方法，其中所述在每個驅(qū)動器電路處與該第三時鐘信號和接收的差分數(shù)據(jù)信號相關(guān)地生成該輸出數(shù)據(jù)的一部分的步驟包括對于所述驅(qū)動器電路中的每一個，與所接收的差分數(shù)據(jù)信號和該第三時鐘信號相關(guān)地生成已去偏斜的數(shù)據(jù)信號和第四時鐘信號；禾口使用解串器電路、與已去偏斜的數(shù)據(jù)信號和該第四時鐘信號相關(guān)地生成所述輸出數(shù)據(jù)的一部分和對應(yīng)的第五時鐘信號。
27. 根據(jù)權(quán)利要求26的方法，還包括對于所述驅(qū)動器電路中的每一個，向該顯示面板提供該第五時鐘信號。
28. 根據(jù)權(quán)利要求25的方法，其中所述從該第二時鐘信號生成該第一時鐘信號的步驟包括向定時控制器提供該第二時鐘信號；從該第二時鐘信號生成第四時鐘信號；禾口從該第四時鐘信號生成該第一時鐘信號。
29. 根據(jù)權(quán)利要求28的方法，其中所述多點連接包括連接在定時控制器和所述驅(qū)動器電路中的每一個之間的第一時鐘信號總線。
30. 根據(jù)權(quán)利要求28的方法，還包括向該定時控制器提供輸入數(shù)據(jù)；禾口其中所述經(jīng)由相應(yīng)的點到點連接分別向所述驅(qū)動器電路中的每一個提供差分數(shù)據(jù)信號的步驟包括與該第二時鐘信號相關(guān)地從該輸入數(shù)據(jù)生成所述差分數(shù)據(jù)信號；禾口經(jīng)由多個數(shù)據(jù)總線分別向所述驅(qū)動器電路提供所述差分數(shù)據(jù)信號，其中每個數(shù)據(jù)總線被連接到該定時控制器和所述驅(qū)動器電路中的僅一個驅(qū)動器電路。
31. 根據(jù)權(quán)利要求25的方法，其中所述在每個驅(qū)動器電路處從第一時鐘信號再生第三時鐘信號的步驟包括對于所述驅(qū)動器電路中的每一個，向所述驅(qū)動器電路的時鐘再生器提供該第一時鐘信號。
全文摘要
本發(fā)明提供了一種共享時鐘的差分信令接口、以及將輸出數(shù)據(jù)驅(qū)動到顯示面板的方法。所述設(shè)備包括多個驅(qū)動器電路，其中所述多個驅(qū)動器電路中的每個驅(qū)動器電路分別提供輸出數(shù)據(jù)。所述設(shè)備還包括定時控制器，經(jīng)由多點連接向所述多個驅(qū)動器電路提供第一時鐘信號，并且經(jīng)由相應(yīng)的點到點連接向每個驅(qū)動器電路提供相應(yīng)的差分數(shù)據(jù)信號。
文檔編號G09G3/32GK101714326SQ20091017098
公開日2010年5月26日 申請日期2009年8月31日 優(yōu)先權(quán)日2008年10月7日
發(fā)明者姜盛晧, 鄭地云, 鄭順美, 金年泰 申請人:三星電子株式會社