專利名稱：具隱藏更新及雙端口能力的sram兼容嵌入式dram裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及嵌入式內(nèi)存的技術(shù)領(lǐng)域，尤指一種具隱藏更新及雙端口能力的SRAM 兼容嵌入式DRAM裝置。
背景技術(shù)：
對于單芯片系統(tǒng)(SoC)應(yīng)用而言，其需要將許多功能區(qū)塊整合至一單一集成電路 之中。最常使用的區(qū)塊包括處理器、控制器、內(nèi)存區(qū)塊及多種不同功能的邏輯區(qū)塊，并將所 有區(qū)塊都制造在同一芯片上。該內(nèi)存區(qū)塊可以包括揮發(fā)性靜態(tài)隨機存取內(nèi)存SRAM、非揮發(fā) 性內(nèi)存及/或注冊基礎(chǔ)內(nèi)存(Register based mem0ry，RBM)。該注冊基礎(chǔ)內(nèi)存一般來說在 需要小量高速儲存時使用，例如，在該單芯片系統(tǒng)中由一個或多個功能性邏輯區(qū)塊所使用 的注冊檔案及/或小型表格。在單芯片系統(tǒng)中一般來說也需要較大的揮發(fā)性或非揮發(fā)性內(nèi)存區(qū)塊，為了成本考 慮，設(shè)計者盡可能地將這些內(nèi)存區(qū)塊的配置面積縮小。如果該內(nèi)存區(qū)塊是一種必須被更新 的揮發(fā)性內(nèi)存時，該內(nèi)存區(qū)塊一般使用一種六晶體管靜態(tài)隨機存取內(nèi)存(6-T SRAM)胞元來 制造。為了節(jié)省成本，一種方法為使用多個動態(tài)隨機存取內(nèi)存(DRAM)胞元加上靜態(tài)隨 機存取內(nèi)存(SRAM)接口而組成所謂的單一晶體管靜態(tài)隨機存取內(nèi)存(IT SRAM)系統(tǒng)。此 種方式需在該單一晶體管靜態(tài)隨機存取內(nèi)存(IT SRAM)系統(tǒng)內(nèi)部自動執(zhí)行更新動態(tài)隨機存 取內(nèi)存(DRAM)胞元，以防止數(shù)據(jù)流失。美國第US6，075，740號專利案公告中，使用單一晶體管靜態(tài)隨機存取內(nèi)存(1T SRAM)系統(tǒng)以節(jié)省成本，然而其為單一端口的內(nèi)存系統(tǒng)，容易造成存取的瓶頸。由于在單芯片系統(tǒng)(SoC)內(nèi)，有許多主動裝置(master)會存取嵌入式內(nèi)存裝置， 單一端口的內(nèi)存系統(tǒng)容易造成存取瓶頸。故于美國專利申請早期公開第US2008/0005492 號中，如圖1所示，加入仲裁器(arbiter) 505、多任務(wù)器502、更新控制器530及接口電路 510,520以讓一端口的內(nèi)存數(shù)組501能像二端口的靜態(tài)隨機存取內(nèi)存(SRAM)進行工作。然而，在美國專利申請早期公開第US2008/0005492號中，其使用一端口的內(nèi)存數(shù) 組501仿真二端口的靜態(tài)隨機存取內(nèi)存(SRAM)。但隨著單芯片系統(tǒng)(SoC)的存取時序提高， 此種內(nèi)存系統(tǒng)會造成單芯片系統(tǒng)的存取瓶頸，而使得單芯片系統(tǒng)(SoC)的時序無法有效地 提升。由此可知，現(xiàn)有技術(shù)仍有諸多缺點而有予以改善的必要。

發(fā)明內(nèi)容
本發(fā)明的目的主要在于提供一種具隱藏更新及雙端口能力的SRAM兼容嵌入式 DRAM裝置，以解決現(xiàn)有技術(shù)中DRAM裝置存取效率的問題，同時解決現(xiàn)有技術(shù)中單芯片系統(tǒng) (SoC)的時序無法有效提升的問題。依據(jù)本發(fā)明的一特色，本發(fā)明提出一種具隱藏更新及雙端口能力的SRAM兼容嵌 入式DRAM裝置，其包括內(nèi)存數(shù)組、第一端口存取單元、第二端口存取單元及存取仲裁器。該內(nèi)存數(shù)組包括多個雙端口內(nèi)存細胞格。該第一端口存取單元連接至該內(nèi)存數(shù)組，以存取該 內(nèi)存數(shù)組中的內(nèi)存細胞格。該第二端口存取單元連接至該內(nèi)存數(shù)組，以存取該內(nèi)存數(shù)組中 的內(nèi)存細胞格。該存取仲裁器連接至該第一端口存取單元及該第二端口存取單元，以仲裁 第一存取端口存取要求、第二存取端口存取要求及隱藏更新要求。
依據(jù)本發(fā)明的另一特色，本發(fā)明提出一種使用具隱藏更新及雙端口能力的SRAM 兼容嵌入式DRAM裝置的IXD系統(tǒng)，其包括處理器接口、具隱藏更新及雙端口能力的SRAM兼 容的嵌入式DRAM裝置及IXD接口。該處理器接口接收處理器的讀寫信號。該種具隱藏更 新及雙端口能力的SRAM兼容的嵌入式DRAM裝置連接至該處理器接口，該嵌入式DRAM裝置 包括內(nèi)存數(shù)組、第一端口存取單元、第二端口存取單元及存取仲裁器。該內(nèi)存數(shù)組包括多個 雙端口內(nèi)存細胞格。該第一端口存取單元連接至該內(nèi)存數(shù)組，以存取該內(nèi)存數(shù)組中的內(nèi)存 細胞格。該第二端口存取單元連接至該內(nèi)存數(shù)組，以存取該內(nèi)存數(shù)組中的內(nèi)存細胞格。該 存取仲裁器連接至該第一端口存取單元及該第二端口存取單元，以仲裁第一存取端口存取 要求、第二存取端口存取要求及隱藏更新要求。該IXD接口連接至該嵌入式DRAM裝置，用 來呈現(xiàn)該嵌入式DRAM裝置中的數(shù)據(jù)。


圖1為現(xiàn)有技術(shù)的使用一端口的內(nèi)存數(shù)組仿真二端口的靜態(tài)隨機存取內(nèi)存的示意圖。
圖2為本發(fā)明具隱藏更新及雙端口能力的SRAM兼容嵌入式DRAM裝置的方塊圖。
圖3為本發(fā)明存取仲裁器的方塊圖。
圖4為本發(fā)明端口控制及地址鎖存單元的方塊圖。
圖5為本發(fā)明存取控制單元的方塊圖。
圖6為本發(fā)明第一端口存取單元及該第二端口存取單元的方塊圖。
圖7為本發(fā)明沒有競爭時存取數(shù)據(jù)的時序圖。
圖8為本發(fā)明使用具隱藏更新及雙端口能力的SRAM兼容嵌入式DRAM裝置運用于
IXD系統(tǒng)的示意圖。圖9為本發(fā)明應(yīng)用于IXD系統(tǒng)時的時序圖。圖10為本發(fā)明應(yīng)用于LCD系統(tǒng)時兩階段仲裁的示意圖。圖11為本發(fā)明應(yīng)用于LCD系統(tǒng)時兩階段仲裁另一實施例的示意圖。圖12為本發(fā)明應(yīng)用于IXD系統(tǒng)時另一實施例的時序圖。主要組件符號說明仲裁器505多任務(wù)器502更新控制器530接口電路510、520內(nèi)存數(shù)組501兼容嵌入式DRAM裝置200 內(nèi)存數(shù)組210第一端口存取單元220第二端口存取單元230存取仲裁器240行譯碼字組驅(qū)動器250端口控制及地址鎖存單元310存取控制單元320端口控制單元410第一級仲裁器420
數(shù)據(jù)及地址鎖存器430更新計時單元440
地址產(chǎn)生單元450
第:二級仲裁器550第一端口控制單元560
第:二端口控制單元570行控制單元580
第-一列譯碼單元610第一行緩沖器620
第-一感測放大器630數(shù)據(jù)鎖存器640
第:二列譯碼單元650第二行緩沖器660
第:二感測放大器670
處理器接口 810LCD 接 口 820
具體實施例方式圖2為本發(fā)明的一種具隱藏更新及雙端口能力的SRAM兼容嵌入式DRAM裝置的方 塊圖。兼容嵌入式DRAM裝置200包括內(nèi)存數(shù)組210、第一端口存取單元220、第二端口存取 單元230、存取仲裁器240及行(row)譯碼字組驅(qū)動器250。內(nèi)存數(shù)組210包括多個雙端口內(nèi)存細胞格，其中，該多個雙端口內(nèi)存細胞格優(yōu)選 為由單一晶體管動態(tài)隨機存取內(nèi)存(IT DRAM)所組成。第一端口存取單元220連接至內(nèi)存數(shù)組210，以存取內(nèi)存數(shù)組210中的內(nèi)存細胞 格。第二端口存取單元230連接至內(nèi)存數(shù)組210，以存取內(nèi)存數(shù)組210中的內(nèi)存細胞格。該 第一端口存取為讀寫存取端口，該第二端口存取為僅寫存取端口。存取仲裁器240連接至第一端口存取單元220及第二端口存取單元230，用以仲裁 第一存取端口存取要求、第二存取端口存取要求及隱藏更新要求。行譯碼字組驅(qū)動器250連接至存取仲裁器240及內(nèi)存數(shù)組210，用以產(chǎn)生一字組線 地址WL [479:0]，進而尋址該內(nèi)存數(shù)組。圖3為本發(fā)明存取仲裁器240的方塊圖。存取仲裁器240包括端口控制及地址鎖 存單元(port control & address latch) 310 及存取控制單元(access control) 320。端口控制及地址鎖存單元310接收針對第一端口存取的控制信號及地址(CLKA， CENA#,WEN#,ADDRA[18 0]，DINA [23 0])、以及針對第二端口存取的控制信號及地址(CLKB， CENB#, ADDRB[10:0])，并分別產(chǎn)生存取要求信號(REQEX)、更新要求信號(REQREF)、第一 端口狀態(tài)信號(STATEA)及第二端口狀態(tài)信號(STATEB)。端口控制及地址鎖存單元310 還產(chǎn)生第一內(nèi)部地址信號(EXAA[8:0])、第二內(nèi)部地址信號(EXYA[9:0])、讀寫模式信號 (RWMode)、輸入數(shù)據(jù)信號(DATA[23:0])、及更新地址信號(REFXA[8:0])。存取控制單元(access control) 320連接至端口控制及地址鎖存單元310，依據(jù) 存取要求信號(REQEX)以更新要求信號(REQREF)、第一端口狀態(tài)信號(STATEA)及第二端口 狀態(tài)信號(STATEB)，進而產(chǎn)生第一端口存取控制信號及第二端口存取控制信號。圖4為本發(fā)明端口控制及地址鎖存單元310的方塊圖。該端口控制及地址鎖存單 元310包括端口控制單元(port controlMlO、第一級仲裁器420、數(shù)據(jù)及地址鎖存器(data and address latch) 430、更新計時單元(Refresh timer) 440 及地址產(chǎn)生單元(Address Generator)450。端口控制單元(port control)410接收對第一端口存取單元的時序信號(CLKA)及使能信號(CENA#)、對第二端口存取單元的時序信號(CLKB)及使能信號(CENB#)及寫入 信號(WEN#)，以產(chǎn)生第一端口狀態(tài)信號(STATEA)、第二端口狀態(tài)信號(STATEB)及讀寫模式 信號(RWMode)。端口控制單元(port control)410可通過第一端口狀態(tài)信號(STATEA)及 第二端口狀態(tài)信號(STATEB)而追蹤未完成的存取。第一級仲裁器420連接至端口控制單元410，接收第一端口狀態(tài)信號及第二端口 狀態(tài)信號，以產(chǎn)生第一端口要求信號及第二端口要求信號，并依據(jù)第一端口要求信號及第 二端口要求信號，產(chǎn)生存取要求信號。其中，第一級仲裁器420使用先來先服務(wù)(First Come Fisrt SerVice，F(xiàn)CFS)，以產(chǎn)生該第一端口要求信號及該第二端口要求信號。當(dāng)?shù)谝欢丝谝?求信號為高電位時，代表可產(chǎn)生關(guān)于第一端口存取器220的控制信號；當(dāng)?shù)诙丝谝笮?號為高電位時，代表可產(chǎn)生關(guān)于第二端口存取器230的控制信號，其中，同一時間，該第一 端口要求信號及該第二端口要求信號最多只有一個信號可為高電位。該第一端口要求信號及該第二端口要求信號經(jīng)由或門421以產(chǎn)生該存取要求信 號。數(shù)據(jù)及地址鎖存器(data and address latch) 430連接至該第一級仲裁器420，依 據(jù)該第一端口要求信號及該第二端口要求信號，鎖存第一端口地址信號(ADDRA[18:0])、第 一端口地址信號(ADDRB[10:0])及第一端口寫入數(shù)據(jù)信號(DINA[23:0])，進而產(chǎn)生第一內(nèi) 部地址信號(EXAA[8:0])、第二內(nèi)部地址信號(EXYA[9:0])及輸入數(shù)據(jù)信號(DATA[23:0])。更新計時單元(Refresh timer) 440依據(jù)一預(yù)設(shè)時間間隔(interval)以產(chǎn)生觸發(fā) 時序信號(Trig_CLK)。地址產(chǎn)生單元(Address Generator) 450連接至該更新計時單元，依據(jù)觸發(fā)時序信 號(Trig_CLK)產(chǎn)生更新要求信號(REQREF)及更新地址信號(REFXA[8 0])，其中，更新要求 信號(REQREF)被傳送至存取控制單元320以更新內(nèi)存數(shù)組210中一行(row)的細胞格。更新計時單元(Refresh timer)440追蹤內(nèi)存數(shù)組210中的細胞格的電荷保留時 間，并周期性地產(chǎn)生該觸發(fā)時序信號，以驅(qū)動地址產(chǎn)生單元450更新內(nèi)存數(shù)組210中一行 的細胞格。地址產(chǎn)生單元450收到該觸發(fā)時序信號時，將更新地址信號(REFXA[8:0])加 1并產(chǎn)生更新要求信號(REQREF)，因此本發(fā)明在執(zhí)行更新操作時，無需外部信號及更新行 (row)的地址。圖5為本發(fā)明存取控制單元(access control)的方塊圖，存取控制單元320包括 第二級仲裁器550、第一端口控制單元(CTRLA)560、第二端口控制單元(CTRLB) 570及行控 制單元(R0W_CTRL)580。第二級仲裁器550連接至端口控制單元(port control)410及第一級仲裁器420， 接收存取要求信號(REQEX)、更新要求信號(REQREF)、第一端口狀態(tài)信號(STATEA)及第二 端口狀態(tài)信號(STATEB)，并使用先來先服務(wù)產(chǎn)生第一端口使能信號(ACTA)、第二端口使能 信號(ACTB)及更新使能信號(ACTREF)。第一端口控制單元(CTRLA)560連接至端口控制單元(portcontrol)410、數(shù) 據(jù)及地址鎖存器(data and address latch)430及第二級仲裁器550，依據(jù)讀寫模式 信號(RWMode)、第一端口使能信號(ACTA)、更新使能信號(ACTREF)及第二內(nèi)部地址信 號(EXYA[9:0])，以產(chǎn)生讀寫信號(R/W)、第一感測放大器使能信號(SAENA)及第一列 (column)地址信號(YAA[9:0])。
第二端口控制單元(CTRLB) 570連接至數(shù)據(jù)及地址鎖存器430及第二級仲裁器 550，依據(jù)第二端口使能信號(ACTB)及第二內(nèi)部地址信號(EXYA[9:0])，以產(chǎn)生第二感測放 大器使能信號(SAENB)及第二列地址信號(YAB[1:0])。 行控制單元(R0W_CTRL) 580連接至第二級仲裁器550及數(shù)據(jù)及地址鎖存器(data and address latch)430，依據(jù)第一端口使能信號、第二端口使能信號、更新使能信號 (ACTREF)及第一內(nèi)部地址信號(EXAA[8:0])，以產(chǎn)生行位置信號(XA[8:0])及行使能信號 (EN_Trig)。當(dāng)存取仲裁器240接收到由第一端口要求信號、第二端口要求信號、更新要求信 號傳來的內(nèi)存存取要求時，第二級仲裁器550會決定由外部內(nèi)存存取要求(REQEX)或是更 新要求(REQREF)獲得較高的優(yōu)先權(quán)。由于第一級仲裁器420已經(jīng)先決定第一端口存取要求 或第二端口存取要求具有較高優(yōu)先權(quán)，故第一端口要求信號(REQA)或第二端口要求信號 (REQB)僅有其中之一會被使能，故第二級仲裁器550仍為二線仲裁器(two-way arbiter), 且僅需考慮存取要求信號(REQEX)及更新要求信號(REQREF)。故同一時間，第一端口使能 信號(ACTA)、第二端口使能信號(ACTB)及更新使能信號(ACTREF)中僅有一個信號會被觸 發(fā)。當(dāng)要存取內(nèi)存數(shù)組210的第一端口時，第一端口使能信號(ACTA)會使第一端口控 制單元(CTRLA) 560傳送正確的第一列地址信號(YAA[9:0])及第一感測放大器使能信號 (SAENA)至該第一端口存取器220，并使第一端口控制單元(CTRLA) 560傳送讀寫信號(R/ W)，以指示現(xiàn)行的第一端口操作是讀取數(shù)據(jù)或是寫入數(shù)據(jù)。當(dāng)要存取內(nèi)存數(shù)組210的第二端口時，第二端口使能信號(ACTB)會使第二端口控 制單元(CTRLB) 570傳送正確的第二列地址信號(YAB[1:0])及第二感測放大器使能信號 (SAENB)至第二端口存取器230。如果要執(zhí)行內(nèi)存更新時，讀出且再回寫(read-andirite-back)會經(jīng)由第一端口 執(zhí)行，因此當(dāng)執(zhí)行讀出操作時，讀寫信號(R/W)及第一感測放大器使能信號(SAENA)會被使 能。此時，由于無需輸出數(shù)據(jù)至外部，故該第一列地址信號(YAA[9:0])并不會被傳送。無論是要存取第一端口、存取第二端口或內(nèi)存更新，行控制單元(R0W_CTRL) 580 會輸出行位置信號(XA[8:0])及行使能信號(EN_Trig)至行譯碼字組驅(qū)動器250。同時重置 信號(RST)會由內(nèi)存數(shù)組210回傳至行控制單元(R0W_CTRL)580及第二級仲裁器550。第二 級仲裁器550依據(jù)重置信號(RST)分別產(chǎn)生第一重置信號(RSTA)及第二重置信號(RSTB)， 并傳送至存取控制單元320。圖6為本發(fā)明第一端口存取單元220及第二端口存取單元230的方塊圖。該第一 端口存取單元包括第一列(column)譯碼單元610、第一行緩沖器620、第一感測放大器630、 數(shù)據(jù)鎖存器640。第一列譯碼單元610連接至該數(shù)據(jù)及地址鎖存器(data and addresslatch) 430 及第一端口控制單元(CTRLA) 560，依據(jù)第一列地址信號(YAA[9:0])進行列譯碼，并接受輸 入數(shù)據(jù)信號(DATA [23:0])；第一行緩沖器620連接至第一列譯碼單元610及第一端口控制單元(CTRLA) 560， 依據(jù)讀寫信號(R/W)以決定數(shù)據(jù)流向。其可接收由內(nèi)存數(shù)組210讀出的數(shù)據(jù)并傳輸至第一 列譯碼單元610，或接收由第一列譯碼單元610傳送來的數(shù)據(jù)，并經(jīng)由第一感測放大器630而寫入內(nèi)存數(shù)組210。第一感測放大器630連接至第一行緩沖器620、第一端口控制單元(CTRLA) 560及 內(nèi)存數(shù)組210，接收第一感測放大器使能信號(SAENA)，以對內(nèi)存數(shù)組210讀出的數(shù)據(jù)執(zhí)行 放大，并傳輸至第一行緩沖器620。數(shù)據(jù)鎖存器640連接至第一列譯碼單元610，接收第一列譯碼單元610輸出數(shù)據(jù)， 并傳送至外部。第一列譯碼單元610可由第一行緩沖器620中選擇一像素的位進行讀寫。如圖6所示，第二端口存取單元230包括第二列譯碼單元650、第二行緩沖器660、 及第二感測放大器670。第二列譯碼單元650連接至第二端口控制單元(CTRLB) 570，依據(jù)第二列地址信號 (YAB[1:0])進行列譯碼。第二列譯碼單元650可由第二行緩沖器660中選擇部分位進行讀 取。第二行緩沖器660連接至第二列譯碼單元650，以輸出數(shù)據(jù)至第二列譯碼單元 650。第二感測放大器670連接至第二行緩沖器660、第二端口控制單元(CTRLB) 570及 內(nèi)存數(shù)組210，接收第二感測放大器使能信號(SAENB)，以對內(nèi)存數(shù)組210讀出的數(shù)據(jù)執(zhí)行 放大，并傳輸至第二行緩沖器660。由于存取仲裁器240已決定可經(jīng)由哪一端口存取內(nèi)存數(shù)組210，故同一時間內(nèi)，第 一感測放大器630及第二感測放大器670中只有一個會被使能。第一感測放大器630、第二 感測放大器670、第一行緩沖器620及第二行緩沖器660以行為存取單位。而第一列譯碼單 元610可由第一行緩沖器620中選擇一像素的位進行讀寫。同時，第二列譯碼單元650可 由第二行緩沖器660中選擇部分位進行讀取。行譯碼字組驅(qū)動器250譯碼產(chǎn)生字組線地址WL[479:0]，并在接收到列使能信號 (EN_Trig)時，將一字組線拉高(使能)。當(dāng)讀寫或更新完成后，內(nèi)存數(shù)組210產(chǎn)生重置信 號(RST)，以將該字組線關(guān)閉(禁能)。圖7為本發(fā)明沒有競爭時存取數(shù)據(jù)的時序圖。如圖7所示，在時間間隔T1中，為沒 有競爭的內(nèi)存存取。其先對內(nèi)存數(shù)組210的第一端口產(chǎn)生讀取命令、再產(chǎn)生寫入命令，最后 對第二端口產(chǎn)生讀取命令。第一端口狀態(tài)信號(STATEA)及第二端口狀態(tài)信號(STATEB)為 高電位時，表示對第一端口及第二端口進行存取。由圖7可知，第一端口狀態(tài)信號(STATEA) 及第二端口狀態(tài)信號(STATEB)為使能(高電位)并不會重迭。當(dāng)?shù)谝恢刂眯盘?RSTA)為 高電位時，將第一端口狀態(tài)信號(STATEA)重置為低電位。在時間間隔T2中，其為有競爭的內(nèi)存存取，該競爭情形為由第一級仲裁器420解 決。如圖7所示，其通過將第一端口狀態(tài)信號(STATEA)及第二端口狀態(tài)信號(STATEB)驅(qū) 動為高電位，以表示大約同時對第一端口及第二端口進行存取。第一級仲裁器420決定對 第一端口的存取具有優(yōu)先權(quán)，故輸出高電位的第一端口要求信號(REQA)。當(dāng)完成第一端口 存取后，第一重置信號(RSTA)為高電位時，將第一端口狀態(tài)信號(STATEA)重置為低電位。 之后，輸出高電位的第二端口要求信號(REQB)，以進行第二端口存取。當(dāng)完成第二端口存取 后，第二重置信號(RSTB)為高電位時，將第二端口狀態(tài)信號(STATEB)重置為低電位。在時間間隔T3中，其為有競爭及更新的內(nèi)存存取。在此例子中，第一端口的存取獲得最高的優(yōu)先權(quán)。當(dāng)?shù)谝欢丝诘拇嫒〗Y(jié)束后，對內(nèi)存數(shù)組210的存取權(quán)由更新要求信號 (REQREF)獲得，其主要是當(dāng)?shù)谝欢丝诘拇嫒〗Y(jié)束后的一小段時間，第二級仲裁器550僅看 見更新要求信號(REQREF)，而未看見存取要求信號(REQEX)，故第二級仲裁器550將對內(nèi)存 數(shù)組210的存取權(quán)指定給更新要求信號(REQREF)，而繼續(xù)讓更新要求信號(REQREF)等待。三線仲裁(3-way arbitration)經(jīng)由串接第一級仲裁器420及第二級仲裁器550 而完成，第一級仲裁器420及第二級仲裁器550均為二線仲裁(2-way arbitration)，且均 使用先來先服務(wù)(FCFS)仲裁機制，藉此種三線仲裁，即使更新要求信號(REQREF)稍晚于第 一端口狀態(tài)信號(STATEA)及第二端口狀態(tài)信號(STATEB)，更新要求信號(REQREF)亦不會 為最低優(yōu)先權(quán)。圖8為本發(fā)明使用具隱藏更新及雙端口能力的SRAM兼容嵌入式DRAM裝置運用于 IXD系統(tǒng)的示意圖。其包括處理器接口 810、具隱藏更新及雙端口能力的SRAM兼容的嵌入 式DRAM裝置200及LCD接口 820。處理器接口 810接收處理器的讀寫信號。具隱藏更新及雙端口能力的SRAM兼容的 嵌入式DRAM裝置200連接至處理器接口 810，該嵌入式DRAM裝置200包括內(nèi)存數(shù)組210、 第一端口存取單元220、第二端口存取單元230、存取仲裁器240及行譯碼字組驅(qū)動器250。 IXD接口 820連接至嵌入式DRAM裝置200，用以呈現(xiàn)該嵌入式DRAM裝置中的數(shù)據(jù)，其中，處 理器接口 810為連接至該嵌入式DRAM裝置200的第一端口，IXD接口 820為連接至嵌入式 DRAM裝置200的第二端口，亦即，處理器接口 810可進行讀/寫操作，而IXD接口 820僅進 行讀出操作。在IXD系統(tǒng)應(yīng)用時，處理器接口 810存取頻率遠快于IXD接口 820存取頻率及內(nèi) 存數(shù)組210的更新要求頻率，故處理器接口 810最小的存取周期(tCYCA)不可小于第一端 口的存取周期(tA)加上第二端口的存取周期(tB)再加上更新要求的存取周期(tREF)。圖9為本發(fā)明應(yīng)用于IXD系統(tǒng)時的時序圖。如圖9左邊時序圖所示，當(dāng)處理器接 口 810最小的存取周期(tCYCA)大于第一端口的存取周期(tA)加上第二端口的存取周期 (tB)再加上更新要求的存取周期(tREF)時，該處理器接口可正常操作。如圖9右邊時序圖 所示，當(dāng)該處理器接口 810最小的存取周期(tCYCA)小于第一端口的存取周期(tA)加上第 二端口的存取周期(tB)再加上更新要求的存取周期(tREF)時，處理器接口 810的第二次 存取操作會被忽略，由圖9可知，處理器接口 810的操作頻率被限制住。圖10為本發(fā)明應(yīng)用于LCD系統(tǒng)時兩階段仲裁的示意圖。如圖10所示，第一端口 及第二端口的存取要求(STATEA，STATEB)先仲裁，獲勝者再與更新要求信號(REQREF)進行 仲裁。于此，該架構(gòu)暗示(imply)更新要求信號(REQREF)具有較高的優(yōu)先權(quán)。圖11為本發(fā)明應(yīng)用于LCD系統(tǒng)時兩階段仲裁另一實施例的示意圖。如圖11所 示，第二端口的存取要求(STATEB)與更新要求信號(STATER)先進行仲裁，獲勝者再與第一 端口的存取要求(STATEA)進行仲裁。圖12為本發(fā)明應(yīng)用于LCD系統(tǒng)時另一實施例的時序 圖。由圖12可知，處理器接口 810最小的存取周期(tCYCA)不可小于第一端口的存取周期 (tA)加上第二端口的存取周期(tB)、或該處理器接口 810最小的存取周期(tCYCA)不可小 于第一端口的存取周期(tA)加上更新要求的存取周期(tREF)時，該處理器接口即可正常 操作。藉此可提高處理器接口 810的操作頻率。由前述說明可知，現(xiàn)有嵌入式DRAM裝置僅考慮單一端口存取的情形，也未考慮單芯片系統(tǒng)(SoC)內(nèi)的情形。而本發(fā)明利用第一級仲裁器420及第二級仲裁器550以形成三 線仲裁，可有效地提高內(nèi)存數(shù)組210的存取效率，同時利用內(nèi)存數(shù)組210的雙端口特性，可 一邊對該內(nèi)存數(shù)組210的第一端口進行存取，一邊對該內(nèi)存數(shù)組210的第二端口進行讀取， 進而可提高單芯片系統(tǒng)的時序。 由上述可知，本發(fā)明無論就目的、手段及功效，均顯示了其迥異于現(xiàn)有技術(shù)的特 征，極具實用價值。惟應(yīng)注意的是，上述諸多實施例僅為了便于說明而舉例而已，本發(fā)明所 主張的權(quán)利范圍應(yīng)以權(quán)利要求書為準(zhǔn)，而非僅限于上述實施例。
權(quán)利要求
一種具隱藏更新及雙端口能力的SRAM兼容嵌入式DRAM裝置，其包括內(nèi)存數(shù)組，其包括多個雙端口內(nèi)存細胞格；第一端口存取單元，其連接至該內(nèi)存數(shù)組，用以存取該內(nèi)存數(shù)組中的內(nèi)存細胞格；第二端口存取單元，其連接至該內(nèi)存數(shù)組，用以存取該內(nèi)存數(shù)組中的內(nèi)存細胞格；以及存取仲裁器，其連接至該第一端口存取單元及該第二端口存取單元，用以仲裁第一存取端口存取要求、第二存取端口存取要求及隱藏更新要求。
2.如權(quán)利要求1所述的裝置，其還包括行譯碼字組驅(qū)動器，其連接至該存取仲裁器及該內(nèi)存數(shù)組，用以產(chǎn)生一字組線地址，進 而尋址該內(nèi)存數(shù)組。
3.如權(quán)利要求2所述的裝置，其中，該存取仲裁器包括端口控制及地址鎖存單元，其接收對該第一端口存取單元的控制信號及地址、對第二 端口存取單元的控制信號及地址，并分別產(chǎn)生存取要求信號、更新要求信號、第一端口狀態(tài) 信號及第二端口狀態(tài)信號；以及存取控制單元，連接至該端口控制及地址鎖存單元，依據(jù)該存取要求信號、該更新要求 信號、該第一端口狀態(tài)信號及該第二端口狀態(tài)信號，進而產(chǎn)生第一端口存取控制信號及第 二端口存取控制信號。
4.如權(quán)利要求3所述的裝置，其中，該端口控制及地址鎖存單元包括端口控制單元，其接收對該第一端口存取單元的時序信號及使能信號、對該第二端口 存取單元的時序信號及使能信號及寫入信號，用以產(chǎn)生該第一端口狀態(tài)信號、該第二端口 狀態(tài)信號及讀寫模式信號；第一級仲裁器，其連接至該端口控制單元，接收該第一端口狀態(tài)信號及該第二端口狀 態(tài)信號，用以產(chǎn)生第一端口要求信號及第二端口要求信號，并依據(jù)該第一端口要求信號及 該第二端口要求信號，進而產(chǎn)生該存取要求信號；以及數(shù)據(jù)及地址鎖存器，其連接至該第一級仲裁器，依據(jù)該第一端口要求信號及該第二端 口要求信號，用以鎖存第一端口地址信號、第一端口地址信號及第一端口寫入數(shù)據(jù)信號，進 而產(chǎn)生第一內(nèi)部地址信號、第二內(nèi)部地址信號及輸入數(shù)據(jù)信號。
5.如權(quán)利要求4所述的裝置，其中，該端口控制及地址鎖存單元包括 更新計時單元，其依據(jù)預(yù)設(shè)時間間隔，進而產(chǎn)生觸發(fā)時序信號；以及地址產(chǎn)生單元，其連接至該更新計時單元，依據(jù)該觸發(fā)時序信號產(chǎn)生該更新要求信號 及更新地址信號。
6.如權(quán)利要求5所述的裝置，其中，該存取控制單元包括第二級仲裁器，其連接至該端口控制單元及該第一級仲裁器，接收該存取要求信號、該 更新要求信號、該第一端口狀態(tài)信號及該第二端口狀態(tài)信號，用以產(chǎn)生第一端口使能信號、 第二端口使能信號及更新使能信號；第一端口控制單元，其連接至該端口控制單元、數(shù)據(jù)及地址鎖存器及該第二級仲裁器， 依據(jù)該讀寫模式信號、該第一端口使能信號、該更新使能信號及該第二內(nèi)部地址信號，以產(chǎn) 生讀寫信號、第一感測放大器使能信號及第一列地址信號；第二端口控制單元，其連接至該數(shù)據(jù)及地址鎖存器及該第二級仲裁器，依據(jù)該第二端 口使能信號及該第二內(nèi)部地址信號，用以產(chǎn)生第二感測放大器使能信號及第二列地址信號。
7.如權(quán)利要求6所述的裝置，其中，該存取控制單元包括行控制單元，其連接至該第二級仲裁器及該數(shù)據(jù)及地址鎖存器，依據(jù)該第一端口使能 信號、該第二端口使能信號、該更新使能信號及第一內(nèi)部地址信號，以產(chǎn)生行位置信號及行 使能信號。
8.如權(quán)利要求7所述的裝置，其中，該第一端口存取單元為讀寫存取端口，該第二端口 存取單元為僅寫存取端口。
9.如權(quán)利要求8所述的裝置，其中，該第一端口存取單元包括第一列譯碼單元，其連接至該數(shù)據(jù)及地址鎖存器及該第一端口控制單元，依據(jù)該第一 列地址信號進行列譯碼，并接受該輸入數(shù)據(jù)信號；第一行緩沖器，連接至該第一列譯碼單元及該第一端口控制單元，依據(jù)該讀寫信號以 決定數(shù)據(jù)流向，其接收由該內(nèi)存數(shù)組讀出的數(shù)據(jù)并傳輸至該第一列譯碼單元，或接收由該 第一列譯碼單元傳送來的數(shù)據(jù)，并寫入該內(nèi)存數(shù)組；以及第一感測放大器，連接至該第一行緩沖器、該第一端口控制單元及該內(nèi)存數(shù)組，接收該 第一感測放大器使能信號，以對該內(nèi)存數(shù)組讀出的數(shù)據(jù)執(zhí)行放大，進而傳輸至該第一行緩 沖器。
10.如權(quán)利要求9所述的裝置，其中，該第一列譯碼單元可由該第一行緩沖器中選擇一 像素的位進行讀寫。
11.如權(quán)利要求8所述的裝置，其中，該第二端口存取單元包括第二列譯碼單元，連接至該第二端口控制單元，依據(jù)該第二列地址信號進行列譯碼；第二行緩沖器，連接至該第二列譯碼單元，用以輸出數(shù)據(jù)至該第二列譯碼單元；以及第二感測放大器，連接至該第二行緩沖器、該第二端口控制單元及該內(nèi)存數(shù)組，接收該 第二感測放大器使能信號，以對該內(nèi)存數(shù)組讀出的數(shù)據(jù)執(zhí)行放大，進而傳輸至該第二行緩 沖器。
12.如權(quán)利要求11所述的裝置，其中，該第二列譯碼單元可由該第二行緩沖器中選擇 部分位進行讀取。
13.如權(quán)利要求11所述的裝置，其中，該第一級仲裁器使用先來先服務(wù)，用以產(chǎn)生該第 一端口要求信號及該第二端口要求信號。
14.如權(quán)利要求13所述的裝置，其中，該第二級仲裁器使用先來先服務(wù)，以產(chǎn)生該第一 端口使能信號、該第二端口使能信號及該更新使能信號。
15.如權(quán)利要求1所述的裝置，其適用于IXD系統(tǒng)，該IXD系統(tǒng)包括處理器接口，其接收處理器的讀寫信號，并連接至該嵌入式DRAM裝置；以及IXD接口，連接至該嵌入式DRAM裝置，用以呈現(xiàn)該嵌入式DRAM裝置中的數(shù)據(jù)。
16.如權(quán)利要求15所述的裝置，其中，該存取仲裁器為二階段存取仲裁器，其中，該第 一端口存取單元存取要求及隱藏更新要求在第一階段進行存取仲裁，獲勝者再于第二階段 與該第二端口存取單元存取要求進行存取仲裁。
17.如權(quán)利要求16所述的裝置，其中，該處理器接口通過該第一端口存取單元，用以存 取該內(nèi)存數(shù)組，該LCD接口通過該第二端口存取單元，用以存取該內(nèi)存數(shù)組。
全文摘要
本發(fā)明提出一種具隱藏更新及雙端口能力的SRAM兼容嵌入式DRAM裝置。其包括內(nèi)存數(shù)組，其包括多個雙端口內(nèi)存細胞格；第一端口存取單元，其連接至該內(nèi)存數(shù)組，以存取該內(nèi)存數(shù)組中的內(nèi)存細胞格；第二端口存取單元，其連接至該內(nèi)存數(shù)組，以存取該內(nèi)存數(shù)組中的內(nèi)存細胞格；存取仲裁器，其連接至該第一端口存取單元及該第二端口存取單元，以仲裁第一存取端口存取要求、第二存取端口存取要求及隱藏更新要求。
文檔編號G09G3/36GK101877242SQ200910135939
公開日2010年11月3日 申請日期2009年4月30日 優(yōu)先權(quán)日2009年4月30日
發(fā)明者王思閔 申請人:旭曜科技股份有限公司