專利名稱：多輸入運算放大電路及使用其的數字/模擬轉換器的制作方法
技術領域：
本發(fā)明涉及在液晶顯示裝置(以下把液晶稱為"LC"，把液晶顯示裝 置稱為"LCD")的驅動電路(驅動器)等中使用的多輸入運算放大電路、 使用該多輸入運算放大電路的數字/模擬轉換器(以下稱為"D/A轉換 器")、及使用該多輸入運算放大電路的顯示裝置的驅動電路，例如，涉 及在LCD源驅動器等中，在要求顯示的多灰度等級化時，以將元件數量、 芯片面積和成本的增加抑制在最小限度為目的的多輸入運算放大電路、 D/A轉換器、及顯示裝置的驅動電路。
背景技術：
以往，例如在LCD源驅動器等中，為了不增加圖案面積即可實現多 灰度等級輸出， 一般采用以下文獻也作了記載的、使用了多輸入運算放 大電路的D/A轉換器，其中，該多輸入運算放大電路具有與輸入的數量 相應數量的差動放大電路。專利文獻1:日本特開平9一64746號公報專利文獻2:日本特開2000 — 183747號公報在LCD源驅動器中使用的D/A轉換器例如按照專利文獻2記載的那 樣，把由數字信號構成的顯示數據轉換為灰度顯示用的模擬電壓，并把 該模擬電壓提供給源極信號線。另一方面，從柵極驅動器向柵極信號線 提供掃描信號，通過設于該柵極信號線與源極信號線的交叉部位的LC顯 示元^f牛進行顯示。D/A轉換器包括以下部分產生多個基準電壓的基準電壓產生電路；選擇電路，其根據由n比特(例如n-2)數字信號構成的顯示數據，選擇 多個基準電壓中的一個并輸出第1和第2輸入信號；以及多輸入運算放 大電路，其由把所輸出的第1和第2輸入電壓轉換為模擬電壓并提供給 源極信號線的2比特解碼的電壓跟隨(voltage follower)電路構成。多輸入運算放大電路由輸出運算放大結果即輸出電壓的輸出端子、 第1和第2差動放大電路、負載電路、輸出晶體管、和輸出側電流源構 成。第1和第2差動放大電路分別由恒流源、形成差動對的第1和第2 晶體管構成。恒流源連接在電源節(jié)點和共用節(jié)點之間，輸入偏置電壓， 把基于該偏置電壓生成的恒定電流提供給共用節(jié)點。第1輸入晶體管連 接在共用節(jié)點和第1輸出節(jié)點之間，輸入由選擇電路選擇出的第1和第2 輸入電壓中的一個輸入電壓，通過該輸入電壓控制導通狀態(tài)。第2輸入 晶體管連接在共用節(jié)點和第2輸出節(jié)點之間，輸入從輸出端子輸出的輸 出電壓，通過該輸出電壓控制導通狀態(tài)。在這種第1和第2差動放大電路中的第1和第2輸出節(jié)點與接地之 間連接著負載電路。負載電路把將分別流向第1和第2差動放大電路的 第1輸出節(jié)點的電流相加而得的相加電流轉換為控制電壓。另外，在輸 出端子和接地之間連接著輸出晶體管，并且在電源節(jié)點和輸出端子之間 也連接著用于向輸出晶體管提供工作電流的輸出側電流源。輸出晶體管 的導通狀態(tài)通過經負載電路轉換后的控制電壓來控制，從輸出端子輸出 由第1和第2輸入電壓的平均值構成的輸出電壓。但是，當在以往的D/A轉換器中使用的多輸入運算放大電路是n比 特解碼時，為了把多個輸入之間的電壓(即N個輸入電壓)均分為2的 N次方個，并把該N個輸入電壓的平均值作為輸出電壓輸出，分別需要 2的N次方個差動對用晶體管和2的N次方個恒流源用晶體管，存在芯 片面積增大的問題。尤其，在當前的驅動器等的研發(fā)中，關于耐高壓的晶體管，期望數 量盡量少，哪怕是只少一個，而且必須實現所要求的高性能。發(fā)明內容為了解決這種現有問題，本發(fā)明的目的在于，提供一種高精度而且 能夠以較小面積工作的多輸入運算放大電路、D/A轉換器、和顯示裝置
的驅動電路。本發(fā)明的多輸入運算放大電路具有將所輸入的多個輸入電壓的平 均值作為輸出電壓進行輸出的輸出端子、負載電路、輸出晶體管和多個 差動放大電路。所述多個差動放大電路分別具有恒流源，其連接在第1電源節(jié)點 和共用節(jié)點之間，輸入已被加權的預定的偏置電壓，把根據所述偏置電 壓生成的恒定電流提供給所述共用節(jié)點；第1輸入晶體管，其連接在所 述共用節(jié)點和第1輸出節(jié)點之間，輸入所述多個輸入電壓中的一個輸入 電壓，根據所述一個輸入電壓控制導通狀態(tài)；第2輸入晶體管，其連接 在所述共用節(jié)點和第2輸出節(jié)點之間，輸入所述輸出電壓，根據所述輸 出電壓控制導通狀態(tài)。所述負載電路是連接在所述多個差動放大電路中 的所述第1和第2輸出節(jié)點與第2電源節(jié)點之間，并把分別流向所述多 個差動放大電路的所述第1輸出節(jié)點的電流相加得到的相加電流轉換為 控制電壓的電路。另外，所述輸出晶體管是連接在所述第2電源節(jié)點與 所述輸出端子之間，根據所述控制電壓控制導通狀態(tài)的晶體管。本發(fā)明的D/A轉換器具有:產生多個基準電壓的基準電壓產生電路； 選擇電路，其輸入所述多個基準電壓，根據多個比特的數字數據，從所 述多個基準電壓中選擇多個輸入電壓；以及所述發(fā)明的多輸入運算放大 電路，其輸入所述多個輸入電壓，把所述多個輸入電壓的平均值作為輸 出電壓輸出。本發(fā)明的顯示裝置的驅動電路是把m+n比特(其中，n為3以上的 整數)的數字數據轉換為模擬數據的D/A轉換器，其具有生成相當于 m比特量的灰度電壓的基準電壓產生電路；第1選擇電路，根據m比特 的數字數據，從所述基準電壓產生電路中選擇兩個灰度電壓；第2選擇 電路，其根據n比特的數字數據，把通過所述第1選擇電路選擇出的兩 個灰度電壓中的任一方作為n個輸出的各模擬數據輸出；以及多輸入運 算^C大器，其輸入所述n個模擬數據，對應各個比特進行加權并輸出平 均值。根據本發(fā)明的多輸入運算放大電路，通過對偏置電壓加權，例如雖
然晶體管型號(size)相同，但由于具有可以流過不同的恒定電流的多個 恒流源，所以能夠實現與以往相同的動作，并抑制芯片面積的增加。并且，通過使用具有這種效果的多輸入運算放大電路，可以實現高 精度而且能夠以較小面積動作的D/A轉換器和顯示裝置的驅動電路。


圖1是表示本發(fā)明的實施例1的多輸入運算放大電路3的簡要結構圖。圖2是表示本發(fā)明的實施例1的D/A轉換器的簡要結構圖。 圖3是圖2中的基準電壓產生電路和選擇電路的簡要結構圖。 圖4是圖1中的偏置電路的簡要結構圖。圖5是表示本發(fā)明的實施例2的多輸入運算放大電路的簡要結構圖。 圖6是表示本發(fā)明的實施例3的多輸入運算放大電路的簡要結構圖。 圖7是表示本發(fā)明的實施例4的多輸入運算放大電路的簡要結構圖。 圖8是表示本發(fā)明的實施例5的多輸入運算放大電路的簡要結構圖。
具體實施方式
多輸入運算放大電路具有輸出端子，其輸出所輸入的第1輸入電 壓、第2輸入電壓、以及(N—1)個(其中，N為2以上的整數)第3 輸入電壓中所述第2和第3輸入電壓的平均值，作為輸出電壓；第l差 動放大電路；第2差動放大電路；(N—i)個第3差動放大電路；負載電 路；和輸出晶體管。其中，所述第1差動放大電路具有第1恒流源，其連接在第1電 源節(jié)點和第1共用節(jié)點之間，輸入第1偏置電壓，并把根據所述第1偏 置電壓生成的第1恒定電流提供給所述第1共用節(jié)點；第1輸入晶體管， 其連接在所述第1共用節(jié)點與第1輸出節(jié)點之間，輸入所述第1輸入電 壓，并根據所述第1輸入電壓控制導通狀態(tài)；和第2輸入晶體管，其連 接在所述第1共用節(jié)點與第2輸出節(jié)點之間，輸入所述輸出電壓，并根 據^f述輸出電壓控制導通狀態(tài)。
所述第2差動放大電路具有第2恒流源，其連接在所述第1電源 節(jié)點和第2共用節(jié)點之間，輸入所述第1偏置電壓，并把根據所述第1 偏置電壓生成的第2恒定電流提供給所述第2共用節(jié)點；第3輸入晶體 管，其連接在所述第2共用節(jié)點與所述第1輸出節(jié)點之間，輸入所述第2 輸入電壓，并根據所述第2輸入電壓控制導通狀態(tài)；和第4輸入晶體管， 其連接在所述第2共用節(jié)點與所述第2輸出節(jié)點之間，輸入所述輸出電 壓，并根據所述輸出電壓控制導通狀態(tài)。所述(N—l)個第3差動放大電路分別具有第3恒流源，其連接 在所述第1電源節(jié)點和第3共用節(jié)點之間，輸入對所述第1偏置電壓加 權后得到的第2偏置電壓，并把根據所述第2偏置電壓生成的第3恒定 電流提供給所述第3共用節(jié)點；第5輸入晶體管，其連接在所述第3共 用節(jié)點與所述第1輸出節(jié)點之間，輸入所述第3輸入電壓，并根據所述 第3輸入電壓控制導通狀態(tài)；和第6輸入晶體管，其連接在所述第3共 用節(jié)點與所述第2輸出節(jié)點之間，輸入所述輸出電壓，并根據所述輸出 電壓控制導通狀態(tài)。所述負載電路是連接在所述第1和第2輸出節(jié)點與第2電源節(jié)點之 間的電路。另外，所述輸出晶體管是連接在所述第2電源節(jié)點與所述輸 出端子之間、根據所述第1輸出節(jié)點上的電壓控制導通狀態(tài)的晶體管。實施例1
(實施例1的結構)圖2是表示本發(fā)明的實施例1的D/A轉換器的簡要結構圖。 該D/A轉換器例如是用于LCD源驅動器中的、把由數字信號組成的 顯示數據DA轉換為作為模擬顯示電壓的輸出電壓Vont并提供給源極信 號線的電路，具有基準電壓產生電路10?；鶞孰妷寒a生電路IO是按照數 字信號的顯示數據DA產生多個(M+l個)(例如M為數百 數千個) 基準電壓V0 VM的電路，在其輸出側連接著選擇電路20。選擇電路20 是根據由多個比特(例如DO、 Dl、 D2)的數字信號構成的顯示數據DA， 從(M+l)個基準電壓VO VM中選擇多個輸入電壓VI、 V2、 V3并 輸出的電路。輸入電壓V1、 V2、 V3例如是基準電壓V0 VM中任意兩
個相鄰基準電壓中的某一個，VI被固定為這兩個相鄰基準電壓中的任一個。在選擇電路20的輸出側連接著多輸入運算放大電路30。多輸入運算放大電路30由多(n)比特解碼(例如n為2比特)的 電壓跟隨電路構成，具有輸入"L"固定的輸入電壓VI的正相輸入端子 (+ ) IN1、分別輸入變化為"H"或"L"的輸入電壓V2、 V3的正相輸入端 子(+ ) IN2、 ( + ) IN3、和它們的反相輸入端子(一)IN1、 (一) IN2、 (—)IN3，該反相輸入端子(一)IN1、 (一) IN2、 (一) IN3與輸出端 子OUT連接。該多輸入運算放大電路30具有以下功能，求出2比特的 輸入電壓V2、 V3的平均值(V2+V3) /2 (=Vout)，從輸出端子OUT 輸出作為該模擬顯示電壓的輸出電壓Vout，并提供給源極信號線。圖3 (A)、 (B)是表示圖2中的基準電壓產生電路10和選擇電路 20的一例的簡要結構圖。基準電壓產生電路10具有多個電阻元件11、 12、 13、 14、...，它們 由串聯連接的電阻分壓電路構成，從該電阻元件之間輸出電壓V0、 VI、 V2、 V3、 V4、…。選擇電路20由連接在基準電壓產生電路10的輸出側的第1選擇電 路20a、 20b、和連接在該第l選擇電路20a、 20b的輸出側的第2選擇電 路20c構成。第1選擇電路20a由根據互補性數據2D、 3D和2DB、 3DB而導通/ 截止動作的多個開關(例如P溝道型MOS晶體管，以下稱為"PMOS") 21 —1 21—6構成，輸出作為"L"電位VI的電壓Veven。第1選擇電路 20b由根據互補性數據3D、 3DB和固定電位"L"而導通/截止動作的多個 開關(例如PMOS) 22—1 22—4構成，輸出作為"H"電位Vh的電壓 Vodd。第2選擇電路20c由多個開關(例如PMOS) 23 —1 23 —6、和 使構成顯示數據DA的多個比特D0、 Dl、 D2反相的多個反相器24 —1 24—3構成，根據多個比特D0、D1、D2和其反相比特，使PMOS 23 — 1 23 —6導通/截止動作，根據電壓Veven和Vodd輸出電壓V2、 V3、 V4。圖1是本發(fā)明的實施例1的圖2所示的多輸入運算放大電路30的簡 要結構圖。
該多輸入運算放大電路30是利用n比特(例如2比特)解碼的電壓 跟隨電路構成的灌入(sink)用電路，由多個差動級(例如第1、第2、 第3差動放大電路)40—1 40—3、與該第l、第2、第3差動放大電路 40—1 40—3共同連接的負載電路50、及與這些差動放大電路40—1 40—3和負載電路50連接的輸出級(例如，輸出電路)60構成。第l、第2、第3差動放大電路40—1 40—3中的第1差動放大電 路40 — 1具有輸入第1輸入電壓(例如固定的"L")的正相輸入端子(+ ) IN1;流過恒定電流ixl (例如i-lmA)的第1共用節(jié)點N1;輸出控制 電壓MNOG的第1輸出節(jié)點N11;和與該第1輸出節(jié)點Nll互補的第2 輸出節(jié)點N12。在第1電源節(jié)點(例如被施加15V龜源電壓VDD的VDD 節(jié)點)，通過提供恒定電流ixl的第1恒流源連接著第1共用節(jié)點Nl。第 1恒流源例如由一個PMOS 41構成，根據施加給該PMOS 41的柵極的第 1偏置電壓PBS1 (例如14V)，在源極和漏極之間流過恒定電流ixl。在第1共用節(jié)點Nl處分支連接著形成差動對的第1輸入晶體管(例 如一個PMOS)42和第2輸入晶體管(例如一個PMOS)43，另外該PMOS 42與第1輸出節(jié)點Nil連接，該PMOS 43與第2輸出節(jié)點N13連接。 PMOS 42根據從正相輸入端子(+ ) IN1輸入柵極的"L"固定的輸入電壓 VI, —直處于導通狀態(tài)。PMOS 43根據從輸出端子OUT輸入柵極的輸 出電壓Vout控制導通狀態(tài)。第2差動放大電路40—2具有輸入第2輸入電壓V2的正相輸入端子 (+ ) IN2、和流過恒定電流ixl的第2共用節(jié)點N2，與第1差動放大電 路40—1相同，由恒流源用的PMOS 41和差動對用的PMOS 42、 43構 成。艮P，在第2差動放大電路40—2中，VDD節(jié)點通過提供恒定電流ixl 的電流源用PMOS 41連接著第2共用節(jié)點N2。恒流源用PMOS 41根據 施加給該柵極的第1偏置電壓PBS1，在源極和漏極之間流過恒定電流 ixl 。在第2共用節(jié)點N2處分支連接著形成差動對的PMOS 42和PMOS 43，另外該PM0S42與第1輸出節(jié)點N11連接，該PMOS 43與第2輸 出節(jié)點N12連接。PMOS 42根據從正相輸入端子(+ ) IN2輸入柵極的
輸入電壓V2控制導通狀態(tài)。并且，PMOS43根據從輸出端子OUT輸入 柵極的輸出電壓Vout控制導通狀態(tài)。第3差動放大電路40—3具有輸入第3輸入電壓V3的正相輸入端子 (+ ) IN3、和流過2倍恒定電流ix2 (例如2mA)的第3共用節(jié)點N3， 由與第1、第2差動放大電路40—1、40—2相同的一個恒流源用PMOS41、 與第l、第2差動放大電路40—1、 40—2不同的兩個并聯連接的差動對 用PMOS42 — l、 42—2，和同樣并聯連接的兩個PMOS 43 — 1、 43—2構 成。艮P，在第3差動放大電路40—3中，在VDD節(jié)點通過提供2倍恒定 電流ix2的電流源用PMOS 41連接著第3共用節(jié)點N3。恒流源用PMOS 41根據施加給其柵極的第2偏置電壓PBS2 (例如13.5V)，在源極和漏 極之間流過2倍恒定電流"2。在第3共用節(jié)點N3處分支連接著用于形 成差動對的兩個并聯連接的PMOS 42 — 1、 42 — 2和兩個并聯連接的 PMOS43 — l、 43—2，另外該PMOS42—1、 42—2與第1輸出節(jié)點Nil 連接，該PMOS43 —1、 43—2與第2輸出節(jié)點N12連接。PMOS 42 — 1 和42—2根據從正相輸入端子(+ ) IN3輸入柵極的輸入電壓V3控制導 通狀態(tài)。并且，PMOS43 —1、 43—2根據從輸出端子OUT輸入柵極的輸 出電壓Vout控制導通狀態(tài)。在第1和第2輸出節(jié)點Nll、 N12與第2電源節(jié)點(例如0V的接地 GND)之間連接著負載電路50。負載電路50由使用了兩個晶體管(例 如N溝道型MOS晶體管，以下稱為"NMOS") 41、 42的電流鏡電路構 成，具有把流向第1輸出節(jié)點Nll的電流轉換為控制電壓MNOG并輸出 給輸出電路60的功能。在此，NMOS 41的漏極和源極分別與第1輸出 節(jié)點Nil和接地GND連接。NMOS 42的漏極和源極分別與第2輸出節(jié) 點N12和接地GND連接，該NMOS 42的柵極和漏極與NMOS 41的柵 極連接。在第1輸出節(jié)點N11處連接著輸出電路60。輸出電路60具有由提供恒定電流I的晶體管等構成的恒流源61、對 輸出電壓Vout進行輸出的輸出端子OUT、和輸出晶體管(例如NMOS) 62,它們連接在VDD節(jié)點和接地GND之間。輸出端子OUT與差動放
大電路40—1的PMOS 43的柵極、差動放大電路40—2的PMOS 43的 柵極、差動放大電路40—3的PMOS 43 — l、43—2的柵極共同連接。NMOS 42是根據從第1輸出節(jié)點Nil輸出的控制電壓MNOG控制導通狀態(tài)， 并從輸出端子OUT輸出所放大的輸出電壓Vout的晶體管。相對于以往的電路，本實施例1的多輸入運算放大電路30具有以下 特征其具有兩種恒流源用的偏置電壓PBS1、PBS2，第2偏置電壓PBS2 是相對于第1偏置電壓PBS1使得流過2倍的恒定電流ix2的電位。換言 之，第2偏置電壓PBS2比第1偏置電壓PBS1低。圖4表示用于生成該 第1和第2偏置電壓PBS1 、PBS2、以及與其互補的偏置電壓NBS1 、NBS2 的偏置電路的一例。圖4是表示圖1中的偏置電路的一例的簡要結構圖。該偏置電路由多個PMOS31、 32、 36、 37、多個NMOS34、 35、 38、 和負載電阻33構成，輸出互補的偏置電壓PBS1、 PBS2和NBS1、 NBS2。 (實施例1的動作)說明圖2中的D/A轉換器的整體動作。首先，按照由數比特數字信號構成的顯示數據DA，從基準電壓產生 電路10產生(M+l)個基準電壓V0 VM并提供給選擇電路20。在選 擇電路20中，根據顯示數據DA，從(M+l)個基準電壓VO VM中 選擇多個輸入電壓V1、 V2、 V3，輸出給多輸入運算放大電路30。于是， 多輸入運算放大電路30求出2比特的輸入電壓V2、 V3的平均值(V2 +V3) /2 (=Vout)，從輸出端子OUT輸出該模擬顯示電壓即輸出電壓 Vout，提供給未圖示的源極信號線。此時，從未圖示的源極驅動器向柵極 信號線提供掃描信號，通過設于該柵極信號線與源極信號線的交叉部位 的未圖示的顯示裝置中的LCD顯示元件進行顯示。下面，說明圖1中的多輸入運算放大電路30的動作。 從選擇電路20輸出的第1、第2、第3輸入電壓V1、 V2、 V3分別 提供給第l、第2、第3差動放大電路40—1、 40—2、 40—3的各個正相 輸入端子(+ ) IN1、 ( + ) IN2、 ( + ) IN3，另外，第1偏置電壓PBS1 提供給第1差動放大電路40—1中的電流源用PMOS41的柵極和第2差
動放大電路40—2中的電流源用PMOS 41的柵極，并且第2偏置電壓 PBS2提供給第3差動放大電路40—3中的電流源用PMOS 41的柵極。 由此，在第1差動放大電路40—1中，電流源用PMOS41激活，輸入用 PMOS 42處于導通狀態(tài)。同時，在第2差動放大電路40—2中，電流源 用PMOS 41激活，輸入用PMOS 42根據輸入電壓V2控制導通狀態(tài)，另 外在第3差動放大電路40—3中，電流源用PMOS 41激活，輸入用PMOS 42 — 1、 42—2根據輸入電壓V3控制導通狀態(tài)。當電流流向負載電路50時，該電流被轉換為控制電壓MNOG，并 在第1輸出節(jié)點Nil上體現出來。根據該控制電壓MNOG控制輸出用 NMOS62的導通狀態(tài)，從恒流源61向該NMOS 62提供恒定電流I，在 輸出端子OUT體現輸出電壓Vout。于是，第1差動放大電路40—1中的 輸入用PMOS 43、第2差動放大電路40—2中的輸入用PMOS 43和第3 差動放大電路40—3中的輸入用PMOS43 — l、43—2的導通狀態(tài)被控制。 在第1差動放大電路40—1中，第1輸入電壓VI與輸出電壓Vout 之差被放大，該輸出電流流向第1輸出節(jié)點Nll，在第2差動放大電路 40—2中，第2輸入電壓V2與輸出電壓Vout之差被放大，該輸出電流流 向第l輸出節(jié)點Nll，另外在第3差動放大電路40—3中，第3輸入電 壓V3與輸出電壓Vout之差被放大，該輸出電流流向第1輸出節(jié)點Nil 。 于是，第l、第2和第3差動放大電路40—1、 40—2、 40—3的各個輸出 電流在第1輸出節(jié)點Nil處被相加，該相加電流通過負載電路50轉換為 控制電壓MNOG,根據該控制電壓MNOG控制輸出用NMOS 62的導通 狀態(tài)。由此，作為輸出電壓Vout，從輸出端子OUT輸出第2輸入電壓 V2與第3輸入電壓V3的平均值(V2+V3) /2。(實施例1的效果) 根據本實施例1，具有以下(a) (d)所述的效果。(a)根據本實施例1的多輸入運算放大電路30，通過具有兩種偏置 電壓PBS1、 PBS2，使用相同數量而且相同型號(size)的PMOS 41，實 現相對于第1差動放大電路40—1和第2差動放大電路40—2的恒流源， 流過2倍恒定電流"2的第3差動放大電路40—3的恒流源。因此，在以
往的電路中，例如在第3差動放大電路40—3中需要并聯連接兩個恒流 源用PMOS41，加上第1和第2差動放大電路40—1、 40—2中的兩個恒 流源用PMOS41，合計需要4個PMOS41。與此相對，在本實施例1中， 利用3個恒流源用PMOS 41實現相同的動作，所以能夠實現與以往相同 的動作，并且抑制芯片面積的增加。(b) 通過使用具有所述(a)效果的多輸入運算放大電路30，可以 實現高精度而且能夠以較小面積動作的D/A轉換器。(c) 通過對一個驅動器IC設置一個偏置電路，例如可在720ch中 分別削減數個晶體管，可以實現小面積的驅動器IC。(d) 通過具有第2選擇電路20c，可以根據后面n比特的數字數據， 選擇輸出給多輸入運算放大電路30的N個電壓。并且，可以并聯連接恒 定電流量不同的差動放大電流40—1 40—3。實施例2
(實施例2的結構) 圖5是表示本發(fā)明的實施例2的多輸入運算放大電路的簡要結構圖。 該多輸入運算放大電路對應于實施例1的多輸入運算放大電路30， 是由n比特(例如2比特)解碼的電壓跟隨電路構成的拉出(source)用 電路，與實施例l大致相同，由多個差動級(例如第l、第2、第3差動 放大電路)70 — 1 70—3、與該第l、第2、第3差動放大電路70 —1 70 — 3共同連接的負載電路80、及與這些差動放大電路70—1 70—3和 負載電路80連接的輸出級(例如輸出電路)90構成。第l、第2、第3差動放大電路70—1 70—3中的第1差動放大電 路70 — 1與實施例1大致相同，具有:輸入第1輸入電壓(例如固定的"H") 的正相輸入端子(+ ) IN1;流過恒定電流ixl (例如i二lmA)的第l共 用節(jié)點N21;輸出控制電壓MPOG的第1輸出節(jié)點N31;和相對該第1 輸出節(jié)點N31的互補性的第2輸出節(jié)點N32。第1電源節(jié)點(例如接地 GND)通過提供恒定電流ixi的第l恒流源(例如NMOS) 71連接著第 1共用節(jié)點N21。 NMOS71根據施加給該柵極的第1偏置電壓NBS1，在 漏極和源極之間流過恒定電流ixl。
在第1共用節(jié)點N21處分支連接著形成差動對的第1輸入晶體管(例 如一個NMOS) 72和第2輸入晶體管(例如一個NMOS) 73，另外該 NMOS 72與第1輸出節(jié)點N31連接，該NMOS73與第2輸出節(jié)點N32 連接。NMOS 72根據從正相輸入端子(+ ) INI輸入柵極的"H"固定的輸 入電壓V1，一直處于導通狀態(tài)。NMOS73根據從輸出端子OUT輸入柵 極的輸出電壓Vout控制導通狀態(tài)。第2差動放大電路70—2具有輸入第2輸入電壓V2的正相輸入端子 (+ ) IN2、和流過恒定電流ixl的第2共用節(jié)點N22,與第l差動放大 電路70—1相同，由恒流源用的NMOS 71和差動對用的NMOS 72、 73 構成。艮口，在第2差動放大電路70—2中，接地GND通過提供恒定電流ixl 的電流源用NMOS 71連接著第2共用節(jié)點N22。恒流源用NMOS 71根 據施加給該柵極的第1偏置電壓NBS1，在漏極和源極之間流過恒定電流 ix 1 。在第2共用節(jié)點N22處分支連接著形成差動對的NMOS 72和NMOS 73，另外該NMOS72與第1輸出節(jié)點N31連接，該NMOS73與第2輸 出節(jié)點N32連接。NMOS 72根據從正相輸入端子(+ ) IN2輸入柵極的 輸入電壓V2控制導通狀態(tài)。并且，NMOS73根據從輸出端子OUT輸入 柵極的輸出電壓Vout控制導通狀態(tài)。第3差動放大電路70—3具有輸入第3輸入電壓V3的正相輸入端子 (+ )IN3、和流過2倍的恒定電流ix2(例如2mA)的第3共用節(jié)點N23， 由與第l、第2差動放大電路70—1、 70—2相同的一個恒流源用NMOS 71、與第l、第2差動放大電路70-l、 70—2不同的兩個并聯連接的差 動對用NMOS72—1、 72—2、和同樣并聯連接的兩個NMOS 73 — 1、 73 —2構成。艮P，在第3差動放大電路70—3中，接地GND通過提供2倍恒定電 流ix2的電流源用NMOS71連接著第3共用節(jié)點N23 。恒流源用NMOS 71 根據施加給該柵極的第2偏置電壓NBS2，在漏極和源極之間流過2倍的 恒定電流ix2。在第3共用節(jié)點N23處分支連接著形成差動對的兩個并聯 連接的NMOS 72—1、 72—2和兩個并聯連接的NMOS 73 — 1、 73—2，
另外該NMOS 72 —1、72—2與第1輸出節(jié)點N31連接，該NMOS 73 — 1、 73—2與第2輸出節(jié)點N32連接。NMOS 72—1和72—2根據從正相輸入 端子(+ ) IN3輸入柵極的輸入電壓V3控制導通狀態(tài)。并且，NMOS73 —1、 73—2根據從輸出端子OUT輸入柵極的輸出電壓Vout控制導通狀 態(tài)。在第1和第2輸出節(jié)點N31、N32與第2電源節(jié)點(例如VDD節(jié)點) 之間連接著負載電路80。負載電路80由使用了兩個晶體管(例如PMOS) 81、 82的電流鏡電路構成，具有把流向第1輸出節(jié)點N31的電流轉換為 控制電壓MPOG并輸出給輸出電路90的功能。在此，PMOS 81的漏極 和源極分別與第1輸出節(jié)點N31和YDD節(jié)點連接。PMOS 82的漏極和 源極分別與第2輸出節(jié)點N32和VDD節(jié)點連接。該PMOS 82的柵極和 漏極與PMOS 81的柵極連接。在第1輸出節(jié)點N31處連接著輸出電路90。輸出電路90具有由用于提供恒定電流I的晶體管等構成的恒流源91、 對輸出電壓Vout進行輸出的輸出端子OUT、和輸出晶體管(例如 PMOS) 92，它們連接在接地GND和VDD節(jié)點之間。輸出端子OUT與 差動放大電路70—1內的NMOS 73的柵極、差動放大電路70—2內的 NMOS 73的柵極、差動放大電路70—3內的NMOS 73 — 1、 73—2的柵 極共同連接。NMOS 92是根據從第1輸出節(jié)點N31輸出的控制電壓 MPOG控制導通狀態(tài)，并從輸出端子OUT輸出所放大的輸出電壓Vout 的晶體管。本實施例2的多輸入運算放大電路與實施例1大致相同，相對于以 往的電路具有以下特征，本實施例2的多輸入運算放大電路具有兩種恒 流源用的偏置電壓NBS1、 NBS2，第2偏置電壓NBS2是相對于第1偏 置電壓NBS1流過2倍的恒定電流ix2的電位。換言之，第2偏置電壓 NBS2比第1偏置電壓NBS1低。該第1和第2偏置電壓NBS1、 NBS2 由圖4中的偏置電路提供。 (實施例2的動作)在本實施例2的多輸入運算放大電路中，從圖1中的選擇電路20輸 出的第l、第2、第3輸入電壓V1、 V2、 V3分別提供給第l、第2、第 3差動放大電路70—1、 70—2、 70—3的各個正相輸入端子(+ ) IN1、 (+ )IN2、 ( + )IN3，另夕卜，第1偏置電壓NBS1提供給第1差動放大 電路70 — 1中的電流源用NM0S71的柵極和第2差動放大電路70—2中 的電流源用NM0S71的柵極，并且第2偏置電壓NBS2提供給第3差動 放大電路70 — 3中的電流源用NMOS71的柵極。于是，在第l差動放大 電路70—1中，電流源用NMOS 71激活，輸入用NMOS 72處于導通狀 態(tài)。同時，在第2差動放大電路70—2中，電流源用NM0S71激活，輸 入用NMOS 72根據輸入電壓V2控制導通狀態(tài)，另外在第3差動放大電 路70—3中，電流源用NMOS 71激活，輸入用NMOS72—l、 72—2根 據輸入電壓V3控制導通狀態(tài)。電流流向負載電路80時，該電流被轉換為控制電壓MPOG，并在第 1輸出節(jié)點N31上體現出來。根據該控制電壓MPOG控制輸出用PMOS 92 的導通狀態(tài)，從恒流源91向該PMOS 92提供恒定電流I，在輸出端子 OUT表現輸出電壓Vout。此時，第1差動放大電路70—1中的輸入用 NMOS 73、第2差動放大電路70—2中的輸入用NMOS 73和第3差動放 大電路70—3中的輸入用NMOS 73 — 1、 73—2的導通狀態(tài)被控制。在第1差動放大電路70—1中，第1輸入電壓VI與輸出電壓Vout 之差被放大，該輸出電流流向第1輸出節(jié)點N31，在第2差動放大電路 70—2中，第2輸入電壓V2與輸出電壓Vout之差被放大，該輸出電流流 向第1輸出節(jié)點N31，另外在第3差動放大電路70—3中，第3輸入電 壓V3與輸出電壓Vout之差被放大，該輸出電流流向第1輸出節(jié)點N31。 于是，第l、第2和第3差動放大電路70—1、 70—2、 70—3的各個輸出 電流在第1輸出節(jié)點N31中被相加，該相加電流通過負載電路80轉換為 控制電壓MPOG，根據該控制電壓MPOG控制輸出用PMOS 92的導通 狀態(tài)。由此，作為輸出電壓Vout，從輸出端子OUT輸出第2輸入電壓 V2與第3輸入電壓V3的平均值(V2+V3) /2。 (實施例2的效果)根據本實施例2，除具有與實施例1的效果(c)、 (d)大致相同的效 果外，還具有以下(1)、 (2)所述的效果。(1) 根據本實施例2的多輸入運算放大電路，通過具有兩種偏置電 壓NBS1、 NBS2，使用相同數量而且相同型號的NMOS71，實現相對于 第1差動放大電路70 — 1和第2差動放大電路7—2的恒流源、流過2倍 恒定電流ix2的第3差動放大電路70—3的恒流源。因此，在以往的電路 中，例如在第3差動放大電路70—3中需要并聯連接兩個恒流源用NMOS 71，加上第1和第2差動放大電路70—1、70—2中的兩個恒流源用NMOS 71，合計需要4個NMOS71。對此，在本實施例2中，利用3個恒流源 用NMOS71實現相同的動作，所以能夠實現與以往相同的動作，并且抑 制芯片面積的增加。(2) 通過使用具有所述效果(1)的多輸入運算放大電路，可以實 現高精度而且能夠以較小面積動作的D/A轉換器。實施例3(實施例3的結構及動作)圖6是表示本發(fā)明的實施例3的多輸入運算放大電路的簡要結構圖， 對與表示實施例1的圖1和表示實施例2的圖5中的要素相同的要素， 賦予相同的標號。該多輸入運算放大電路是組合了實施例1的灌入(sink)用多輸入運 算放大電路和實施例2的拉出(source)用多輸入運算放大電路的軌至軌 (Rail to RaiU式電路。在施加電源電壓VDD (例如15V)后，在電壓 范圍OV VDD的范圍內，求出輸入電壓V2、 V3的平均值(V2+V3) /2 (=Vout)，從輸出端子OUT輸出該輸出電壓Vout。在本實施例3的多輸入運算放大電路中，當輸入電壓V2、 V3在電 壓范圍0V VDD/2的范圍內變化時，灌入(sink)用多輸入運算放大電 路動作，當輸入電壓V2、 V3在電壓范圍VDD/2 VDD的范圍內變化時， 拉出(source)用多輸入運算放大電路動作，所以運算精度提高。 (實施例3的效果)根據本實施例3，除具有與實施例1的效果(c)、 (d)大致相同的效 果外，還具有以下(i)、 (ii)所述的效果。(i) 根據本實施例3的多輸入運算放大電路，恒流源用PMOS 41/ 恒流源用NMOS 71分別具有兩種偏置電壓PBS1、PBS2和NBS1、NBS2， 由此使用相同數量而且相同型號的PMOS41、 NMOS71，實現流過2倍 恒定電流ix2的第3差動放大電路40—3、 40—3的恒流源。因此，在以 往的電路中，恒流源用晶體管需要8個(4個PMOS、 4個NMOS)，而 在本實施例3中，利用6個恒流源用晶體管(3個PMOS、 3個NMOS) 實現相同的動作，所以能夠實現與以往相同的動作，并且抑制芯片面積 的增加。(ii) 通過使用具有所述(i)效果的多輸入運算放大電路，可以實 現高精度而且能夠以較小面積動作的D/A轉換器。實施例4本實施例4涉及一種顯示裝置的驅動電路，是把m+n比特(其中， n為3以上的整數)的數字數據轉換為模擬數據的D/A轉換器，具有 生成相當于m比特量的灰度電壓(gradation voltage)的基準電壓產生電 路(例如圖3中的基準電壓產生電路10);第1選擇電路(例如圖3中的 第l選擇電路20a、 20b)，其根據m比特的數字數據，從所述基準電壓 產生電路選擇兩個灰度電壓；第2選擇電路(例如圖3中的第2選擇電 路20c)，其根據n比特的數字數據，把通過所述第1選擇電路選擇出的 兩個灰度電壓中的任一方分別作為n個輸出的模擬數據輸出；和多輸入 運算放大器(例如圖l、圖5或圖6中的多輸入運算放大電路)，輸入所 述n個模擬數據，對應各個比特進行加權并輸出平均值。以下說明n比特解碼(n為正整數，例如3)的多輸入運算放大電路。 (實施例4的結構及動作)圖7是表示本發(fā)明的實施例3的多輸入運算放大電路的簡要結構圖， 對與表示實施例1的圖1中的要素相同的要素，賦予相同的標號。該多輸入運算放大電路是利用3比特解碼的電壓跟隨電路構成的灌 入(sink)用電路，由第1、第2、第3、第4差動放大電路40—1 40 一4、與該第l、第2、第3、第4差動放大電路40—1 40—4共同連接 的負載電路50、及與這些差動放大電路40—1 40—4和負載電路50連
接的輸出電路60構成。第l、第2、第3差動放大電路40—1 40—3是 與實施例l相同的電路。第4差動放大電路40—4具有輸入第4輸入電壓V4的正相輸入端子 (+ ) IN4、和流過4倍的恒定電流ix4 (例如4mA)的第4共用節(jié)點N4， 由與第l、第2差動放大電路40—1、 40—2不同的兩個并聯連接的恒流 源用PM0S41 —1、 41—2、與第l、第2差動放大電路40—1、 40—2不 同的四個并聯連接的差動對用PMOS 42—1 42—4，和同樣并聯連接的 四個PMOS 43 — 1 43—4構成。在本實施例4的多輸入運算放大電路中，在施加電源電壓VDD后， 在電壓范圍0V VDD/2的范圍內，求出輸入電壓VI、 V2、 V3、 V4的 平均值(Vl+V2+V3+V4) /4 (=Vout)，從輸出端子OUT輸出該輸出 電壓Vout。(實施例4的效果)根據本實施例4具有以下(A) (C)所述的效果等。(A) 關于3比特解碼，以往需要8個恒流源用PMOS，而在本實施 例4中，可以利用5個恒流源用PMOS41、 41-1、 41一2來實現相同的 動作。因此，可以實現與以往相同的動作，并且抑制芯片面積的增加。(B) 本實施例4這樣的3比特解碼的結構，也可以適用于實施例2 的拉出(source)用電路和實施例3的軌至軌式電路。關于3比特解碼的 軌至軌式多輸入運算放大電路，以往需要16個恒流源用晶體管(8個 PMOS， 8個NM0S)，與此相對，本實施例可以使用10個恒流源用晶體 管(5個PM0S， 5個NMOS)實現相同的動作，可以抑制芯片面積的增 加。(C) 在把圖7設計為4比特解碼的結構時，在第4差動放大電路 40—4旁邊設置第5差動放大電路即可。該第5差動放大電路可以構成為 例如具有輸入第4輸入電壓的正相輸入端子、和流過8倍的恒定電流ix8 的第5共用節(jié)點，由根據偏置電壓PBS2控制柵極的三個并聯連接的恒流 源用PMOS、差動對的一方的八個并聯連接的PMOS、和差動對的另一 方的八個并聯連接的PMQS構成。
實施例5前述實施例4中說明的多輸入運算放大器例如具有第1差動放大 電路，其根據基于第1偏置電壓的第1恒流源和第1輸入電壓，輸出第1電壓；第n+l差動放大電路，其與所述第l差動放大電路并聯設置，根 據基于第2偏置電壓的第2恒流源和與后面n比特中的排在最前面的比 特對應的模擬數據，輸出第n+l電壓；和差動放大電路組，其由多個差 動放大電路構成，該差動放大電路包括與所述第1差動放大電路并聯設 置并且輸出與所述第n+l恒流源不同的電流的恒流源，根據分別對應于 所述排在后面的n—l比特的模擬數據輸出電壓，輸入所述各個差動放大 電路的電壓是所述選擇出的兩個灰度電壓中的任一方，并輸出所述各個 差動放大電路的輸出電壓的平均值。以下說明該示例。圖8是表示本發(fā)明的實施例5的多輸入運算放大電路的結構圖，對 與表示實施例4的圖7中的要素相同的要素賦予相同的標號。在該多輸入運算放大電路中，與后面的n比特中的排在最前面的比 特對應的差動放大電路40—4,利用與偏置電壓PBS1不同的偏置電J5 PBS2實現。由此，可以實現與實施例4相同的面積。 (變形例)本發(fā)明不限于上述實施例1 5，可以實現各種應用方式和變形。作 為該應用方式和變形例，例如有以下(1) (3)所述的示例。(1) 在圖1、圖5、圖6、圖7、圖8所示的第1差動放大電路10 一l、 40—1中，不輸入固定的輸入電壓V1，而向第1輸入端子IN1輸入 變化的輸入電壓V1。由此，可以獲得與實施例1 5大致相同的作用效 果。(2) 可以利用其他晶體管構成差動放大電路40—1 40—4、70 — 1 70 — 3、負載電路50、 80及輸出電路60、 90，或利用電阻元件等構成負 載電路50、 80等，從而實現各種應用方式和變形。(3) 實施例的D/A轉換器也可以應用于LCD以外的其他顯示裝置 和半導體裝置等。
權利要求
1. 一種多輸入運算放大電路，其特征在于，該多輸入運算放大電路具有輸出端子，其將所輸入的多個輸入電壓的平均值作為輸出電壓進行輸出；多個差動放大電路，它們分別具有恒流源，其連接在第1電源節(jié)點和共用節(jié)點之間，輸入已被加權的預定的偏置電壓，把根據所述偏置電壓生成的恒定電流提供給所述共用節(jié)點；第1輸入晶體管，其連接在所述共用節(jié)點和第1輸出節(jié)點之間，輸入所述多個輸入電壓中的一個輸入電壓，根據所述一個輸入電壓控制導通狀態(tài)；以及第2輸入晶體管，其連接在所述共用節(jié)點和第2輸出節(jié)點之間，輸入所述輸出電壓，根據所述輸出電壓控制導通狀態(tài)；負載電路，其連接在所述多個差動放大電路中的所述第1和第2輸出節(jié)點與第2電源節(jié)點之間，把分別流向所述多個差動放大電路的所述第1輸出節(jié)點的電流相加得到的相加電流轉換為控制電壓；以及輸出晶體管，其連接在所述第2電源節(jié)點與所述輸出端子之間，根據所述控制電壓控制導通狀態(tài)。
2. —種軌至軌式結構的多輸入運算放大電路，其特征在于，該軌至 軌式結構的多輸入運算放大電路具有權利要求1所述的多輸入運算放大電路；并且，該權利要求1所述 的多輸入運算放大電路還具有連接在所述第2電源節(jié)點與第3和第4輸出節(jié)點之間的其他所述多 個差動放大電路；連接在所述第3和第4輸出節(jié)點與所述第1電源節(jié)點之間的其他所 述負載電路；以及連接在所述第1電源節(jié)點和所述輸出端子之間，根據經所述其他負 載電路轉換后的其他所述控制電壓控制導通狀態(tài)的其他輸出晶體管。
3. —種多輸入運算放大電路，其特征在于，該多輸入運算放大電路具有-輸出端子，其將所輸入的第1輸入電壓、第2輸入電壓、以及(N 一 1 )個第3輸入電壓中所述第2和第3輸入電壓的平均值作為輸出電壓 進行輸出，其中，N為2以上的整數；第1差動放大電路，其具有第1恒流源，其連接在第1電源節(jié)點 和第1共用節(jié)點之間，輸入第1偏置電壓，把根據所述第1偏置電壓生 成的第1恒定電流提供給所述第1共用節(jié)點；第1輸入晶體管，其連接 在所述第1共用節(jié)點與第1輸出節(jié)點之間，輸入所述第1輸入電壓，根 據所述第1輸入電壓控制導通狀態(tài)；以及第2輸入晶體管，其連接在所 述第1共用節(jié)點與第2輸出節(jié)點之間，輸入所述輸出電壓，根據所述輸 出電壓控制導通狀態(tài)；第2差動放大電路，其具有第2恒流源，其連接在所述第l電源 節(jié)點和第2共用節(jié)點之間，輸入所述第1偏置電壓，把根據所述第1偏 置電壓生成的第2恒定電流提供給所述第2共用節(jié)點；第3輸入晶體管， 其連接在所述第2共用節(jié)點與所述第1輸出節(jié)點之間，輸入所述第2輸 入電壓，根據所述第2輸入電壓控制導通狀態(tài)；以及第4輸入晶體管， 其連接在所述第2共用節(jié)點與所述第2輸出節(jié)點之間，輸入所述輸出電 壓，根據所述輸出電壓控制導通狀態(tài)；(N—l)個第3差動放大電路，它們分別具有第3恒流源，其連 接在^f述第1電源節(jié)點和第3共用節(jié)點之間，輸入對所述第1偏置電壓 加權后得到的第2偏置電壓，把根據所述第2偏置電壓生成的第3恒定 電流提供給所述第3共用節(jié)點；第5輸入晶體管，其連接在所述第3共 用節(jié)點與所述第l輸出節(jié)點之間，輸入所述第3輸入電壓，根據所述第3 輸入電壓控制導通狀態(tài)；以及第6輸入晶體管，其連接在所述第3共用 節(jié)點與所述第2輸出節(jié)點之間，輸入所述輸出電壓，根據所述輸出電壓 控制導通狀態(tài)；負載電路，其連接在所述第1和第2輸出節(jié)點與第2電源節(jié)點之間；以及輸出晶體管，其連接在所述第2電源節(jié)點與所述輸出端子之間，根 據所述第1輸出節(jié)點上的電壓控制導通狀態(tài)。
4. 一種軌至軌式結構的多輸入運算放大電路，其特征在于，該軌至 軌式結構的多輸入運算放大電路具有-權利要求3所述的多輸入運算放大電路；并且，該權利要求3所述 的多輸入運算放大電路還具有連接在所述第2電源節(jié)點與第3和第4輸出節(jié)點之間的其他所述第 1差動放大電路、其他所述第2差動放大電路、和其他所述(N—l)個 第3差動放大電路；連接在所述第3和第4輸出節(jié)點與所述第1電源節(jié)點之間的其他所 述負載電路；以及連接在所述第1電源節(jié)點和所述輸出端子之間，根據所述第3輸出 節(jié)點上的電壓控制導通狀態(tài)的其他所述輸出晶體管。
5. —種數字/模擬轉換器，其特征在于，該數字/模擬轉換器具有 產生多個基準電壓的基準電壓產生電路；選擇電路，其輸入所述多個基準電壓，根據多個比特的數字數據， 從所述多個基準電壓中選擇多個輸入電壓；以及權利要求1或2所述的多輸入運算放大電路，其輸入所述多個輸入 電壓，并將所述多個輸入電壓的平均值作為輸出電壓進行輸出。
6. —種數字/模擬轉換器，其特征在于，該數字/模擬轉換器具有 產生多個基準電壓的基準電壓產生電路；選擇電路，其輸入所述多個基準電壓，根據多個比特的數字數據， 從所述多個基準電壓中選擇第1輸入電壓、第2輸入電壓、及(N—l) 個第3輸入電壓、或所述第2輸入電壓和所述(N—l)個第3輸入電壓； 以及權利要求3或4所述的多輸入運算放大電路，其輸入所述第1輸入 電壓、所述第2輸入電壓和所述(N—l)個第3輸入電壓，將所述第2 輸入電壓和所述(N—l)個第3輸入電壓的平均值作為輸出電壓進行輸 出。
7. —種顯示裝置的驅動電路，其是把m+n比特的數字數據轉換為 模擬數據的數字/模擬轉換器，其中，n為3以上的整數，其特征在于， 該驅動電路具有生成相當于m比特量的灰度電壓的基準電壓產生電路；第1選擇電路，其根據m比特的數字數據，從所述基準電壓產生電 路中選擇兩個灰度電壓；第2選擇電路，其根據n比特的數字數據，把由所述第1選擇電路 選擇出的兩個灰度電壓中的任一方分別作為n個輸出的模擬數據進行輸 出；以及多輸入運算放大器，其輸入所述n個模擬數據，對應各個比特進行 加權并輸出平均值。
8. 根據權利要求7所述的顯示裝置的驅動電路，其特征在于，所述 多輸入運算放大器具有-第1差動放大電路，其根據基于第1偏置電壓的第1恒流源和第1 輸入電壓，輸出第1電壓；第2差動放大電路，其與所述第1放大電路并聯設置，根據基于第 1偏置電壓的第1恒流源和第2輸入電壓，輸出第2電壓；第3差動放大電路，其與所述第1放大電路并聯設置，根據基于第 2偏置電壓的第2恒流源和第3輸入電壓，輸出第3電壓；以及第4差動放大電路，其與所述第1放大電路并聯設置，根據基于第 2偏置電壓的第3恒流源和第4輸入電壓，輸出第4電壓，所述第1 第4輸入電壓是所述選擇出的兩個灰度電壓中的任一方，所述多輸入運算放大器輸出所述第1 第4電壓的平均值。
9. 根據權利要求7所述的顯示裝置的驅動電路，其特征在于，所述 多輸入運算放大器具有第1差動放大電路，其根據基于第1偏置電壓的第1恒流源和第1 輸入電壓，輸出第l電壓；第2差動放大電路，其與所述第1放大電路并聯設置，根據基于第 1偏置電壓的第1恒流源和第2輸入電壓，輸出第2電壓；第3差動放大電路，其與所述第1放大電路并聯設置，根據基于第 l偏置電壓的第2恒流源和第3輸入電壓，輸出第3電壓；以及第4差動放大電路，其與所述第1放大電路并聯設置，根據基于第2偏置電壓的第3恒流源和第4輸入電壓，輸出第4電壓，所述第1 第4輸入電壓是所述選擇出的兩個灰度電壓中的任一方，所述多輸入運算放大器輸出所述第1 第4電壓的平均值。
10.根據權利要求7所述的顯示裝置的驅動電路，其特征在于，所述多輸入運算放大器具有第1差動放大電路，其根據基于第1偏置電壓的第1恒流源和第1輸入電壓，輸出第l電壓；第n+l差動放大電路，其與所述第1差動放大電路并聯設置，根據基于第2偏置電壓的第2恒流源和與后面n比特中排在最前面的比特對應的模擬數據，.輸出第n+l電壓；以及差動放大電路組，其由多個差動放大電路構成，該差動放大電路包括與所述第1放大電路并聯設置并且輸出與所述第n+l恒流源不同的電流的恒流源，根據分別與所述后面的n— 1比特對應的模擬數據輸出電壓， 輸入所述各個差動放大電路的電壓是所述選擇出的兩個灰度電壓中的任一方，該多輸入運算放大器輸出所述各個差動放大電路的輸出電壓的平均值。
全文摘要
提供一種高精度而且能夠以較小面積動作的多輸入運算放大電路及使用其的D/A轉換器。多輸入運算放大電路通過施加兩種偏置電壓PBS1、PBS2，使用相同數量而且相同型號的PMOS(41)，構成相對于第1差動放大電路(40-1)和第2差動放大電路(40-2)的恒流源流過2倍恒定電流i×2的第3差動放大電路(40-3)的恒流源。因此，可以利用3個恒流源PMOS(41)實現與以往的電路相同的動作，可以抑制芯片面積的增加。
文檔編號G09G3/36GK101399522SQ20081021300
公開日2009年4月1日 申請日期2008年8月20日 優(yōu)先權日2007年9月27日
發(fā)明者山崎厚司, 樋口鋼兒 申請人:沖電氣工業(yè)株式會社