半導體電路、掃描電路及采用該掃描電路的顯示裝置的制作方法

文檔序號：2591112閱讀：163來源：國知局

專利名稱：半導體電路、掃描電路及采用該掃描電路的顯示裝置的制作方法
技術領域：
本發(fā)明涉及半導體電路及采用了該半導體電路的半導體裝置，尤其涉
及只利用N溝道晶體管或P溝道晶體管等薄膜晶體管而構成的半導體電路、掃描電路及采用了該掃描電路的顯示裝置。
背景技術：
對于一般的有源矩陣型的驅動電路一體型液晶顯示器進行說明。在絕緣基板上形成的多晶硅TFT (Thin Film Transistor:薄膜晶體管)以往為了高溫工藝需要昂貴的石英基板，其被應用在小型、附加值高的顯示面板中。
隨后，開發(fā)出了通過減壓(LP) CVD (Chemical Vapor Deposition)、等離子(P) CVD、濺射等方法形成前驅膜，利用激光對其進行退火來進行多結晶化的技術，即玻璃基板等以能夠使用的低溫形成多晶硅TFT的技術。
而且，同時氧化膜形成技術、微細加工技術、電路設計技術也不斷進步，結果，能夠制造將顯示面板的周邊電路集成到與像素相同的基板上的移動電話、便攜設備、筆記本PC用的多晶硅TFT顯示面板。
作為具體的例子可舉出專利文獻1 (特開2004—046054號公報)。
圖16是表示專利文獻1中記載的、以往一般的驅動線路一體型液晶顯示裝置的顯示器系統(tǒng)的構成框圖。
參照圖16，以往的驅動電路一體型液晶顯示裝置中，在顯示器件基板 101上由多晶硅TFT —體化形成有以矩陣狀布線、并配置有M行N列像素的有源矩陣顯示區(qū)域110;行方向的掃描電路(掃描線(柵極線)驅動電路)109;列方向的掃描電路(數(shù)據(jù)線驅動電路)3504;模擬開關3505; 和電平移動器3503等。
控制器113、存儲器lll、數(shù)字模擬變換電路(DAC電路)3502、掃
描電路/數(shù)據(jù)寄存器3501等是在單晶硅晶片上形成的集成電路芯片(IC芯片)，被安裝在顯示器件基板101的外部。模擬開關3505具有與有源矩陣顯示區(qū)域110列方向的數(shù)據(jù)線條數(shù)N相同的輸出數(shù)。
而且，在由多晶硅TFT構成的現(xiàn)有驅動電路一體型的液晶顯示器之中，還存在著DAC電路等一體化形成有更復雜的電路的裝置。
圖17是表示內置有DAC電路的液晶顯示裝置的現(xiàn)有顯示器系統(tǒng)的構成框圖。
在現(xiàn)有的DAC電路內置型的液晶顯示裝置中，除了與不內置DAC電路的圖16的裝置同樣的、以矩陣狀布線并配置有M行N列像素的有源矩陣顯示區(qū)域110;行方向的掃描電路109;和列方向的掃描電路3506之外，在顯示器件基板101上還一體化形成有數(shù)據(jù)寄存器3507、鎖存電路105、 DAC電路106、選擇電路107、電平移動/時間緩沖器108等電路。
在該構成中，被安裝在顯示器件基板101的外部的控制器IC不包括使用高電壓的DAC電路，能夠由存儲器111、輸出緩沖器112、控制器 113全部為低電壓的電路/元件構成。結果，由于可在不并用為了生成寫入到液晶的電壓信號所必要的高電壓用工藝的情況下制作IC，所以，其價格與混載有上述DAC的IC相比，可被抑制得較低。
上述的液晶顯示裝置形體薄、重量輕。因為具有這樣的特征，所以，這些液晶顯示裝置被搭載在便攜式信息處理裝置中。
而且，上述液晶顯示裝置是基于一般的CMOS (Complementary Metal —Oxide Semiconductor)構成的驅動電路一體型的顯示裝置的一個例子。通過采取CMOS構成，例如可以通過采用了反向器(inverter)電路及時鐘控制反向器(clocked inverter)電路的靜態(tài)電路來實現(xiàn)構成上述行方向的掃描電路109、或者列方向的掃描電路3056等的掃描電路的移位寄存器電路。
不限定于CMOS構成的TFT電路，還提出了僅由NMOS、或PMOS 的TFT構成的、所謂由單溝道的TFT構成的驅動電路一體型顯示裝置。單溝道的TFT電路與CMOS構成的TFT電路相比，由于所使用的層數(shù)少，所以，能夠減少光致掩模數(shù)、縮短制造期間，因此，與CMOS構成的TFT 電路相比，可期待以低成本進行制作。
<2時鐘型的構成>
作為采用了上述單溝道TFT的電路，表示了專利文獻2 (特開2004 —78172)所公開的構成。圖18是專利文獻2 (特開2004—78172)的移位寄存器的框圖。圖19是表示專利文獻2 (特開2004—78172)的移位寄存器的具體電路構成的圖。圖20是專利文獻2 (特開2004—78172)的移位寄存器的輸出波形圖。另外，圖21是用于對專利文獻2 (特開2004— 78172)的移位寄存器的驅動波形進行說明的波形圖。
如圖18所示，移位寄存器縱向順序連接有9個級段(stage) (SRH1 SRH9)。即，各級段的輸出端子(OUT)與下一個級段的輸入端子(IN) 連接。
級段的數(shù)量由與數(shù)據(jù)線塊對應的8個級段(SRH1 SRH8)和一個虛設級段(SRH9)構成。各級段具有輸入端子(IN)、輸出端子(OUT)、控制端子(CT)、時鐘輸入端子(CK)、第一電源電壓端子(VSS)、第二電源電壓端子(VDD)。
8個級段(SRH1 SRH8)向各數(shù)據(jù)線塊(BL1 BL8)的塊選擇端子分別提供塊選擇信號(DE1 DE8)。塊選擇開始信號是各線塊的使能信號。
參照圖19、圖20和圖21對各級段的動作進行說明。
圖19是表示圖18的移位寄存器164的第N級構成的圖。GOUT[N— 1〗是第N—1級的輸出(N=l的情況下為STH) ， G0UT[N+1]是第N+1 級的輸出，GOUT[N]是第N級的輸出。從輸入端子IN(圖19的G0UT[N 一l])向上拉驅動部173的晶體管M3的柵極輸入的掃描開始信號(STV) (當前段晶體管為SRH1時，是輸入到輸入端子IN的圖18的STH)的上升沿，使晶體管M3導通，上拉部171的電容器C開始被充電。由此，上拉晶體管M1被接通(turn on)，在輸出端子顯示第一時鐘信號(CKV) 的high電平區(qū)間。
如果輸出端子(OUT,對應圖19的GOUT[N])顯示時鐘信號的high 電平區(qū)間，則該輸出電壓被電容器(C)自舉(bootstrap)，上拉晶體管 Ml的柵極線驅動電壓上升為接通電壓(VON)以上。
另一方面，在下拉驅動部174被輸入開始信號之前，第一節(jié)點(Nl)
通過第六晶體管M6被上升為第二電源電壓(VON)，使得第二晶體管 M2被接通。因此，輸出端子(OUT，對應于圖19的GOUT[N])的輸出信號的電壓成為第一電源電壓(VOFF)狀態(tài)。如果輸入了掃描開始信號 (STV)，則第七晶體管M7將被接通。
這里，如果第二節(jié)點(N2)的電位通過第六晶體管M6開始上升，則第四晶體管M4開始被接通，由此，電容(C)的充電電壓通過第四晶體管M4開始放電。從而，上拉晶體管(Ml)也開始被接通。接著，由于對控制端子(CT)提供的下一個級段的輸出信號GOUT (N+l)上升為接通電壓，所以，第五晶體管(M5)被接通。
而且，第二節(jié)點(N2)被接通，輸出端子OUT以接通電壓(VON) 被降低為截至電壓(VOFF)。
根據(jù)上述的動作，通過各級段動作，可順次穩(wěn)定地產生輸出信號 GOUT[l] GOUT[4]。
<4時鐘型的構成>
作為由4時鐘信號(C1 C4)控制的電路構成，在專利文獻3 (特開 2000—155550號公報)中公開了一種圖22所示的電路。其由第一NMOS 晶體管Tl 第六NMOS晶體管T6和電容器CAP1、 CL1及CL2構成。參照圖22、圖23，對該電路的動作進行說明。
當在第一節(jié)點Pl上成為high電平時，晶體管T5被接通。如果在該狀態(tài)下C1成為high邏輯電平,則輸出線14i經由晶體管T5的漏極及源極，來充電所供給的Cl的high電平的電壓。
當high電平的Cl被提供給輸出線14i時，CAP1使第一節(jié)點Pl的電壓上升到Cl的電壓電平。通過由該CAP1增加柵極電壓，晶體管T5可無衰減地將high電平的Cl向輸出線14i側傳遞。
如果Cl從high電平向low電平遷移，則輸出線14i的電壓也同樣向 low電平遷移。這是因為晶體管T5通過第一節(jié)點P1的電位將接通狀態(tài)維持為原樣。
接著，如果C3從low電平向high電平遷移，則晶體管T3按照P2的電壓具有high電平的方式被接通。
晶體管T2也通過自身的柵極被施加的第二節(jié)點P2的high電平的電
壓而接通，將第一節(jié)點Pl上的電荷向與VSSL連接的VSS側放電。
同樣，晶體管T6也響應被提供給自身的柵極的第二節(jié)點P2的high
電平，使得輸出線14i的輸出信號成為low電平。
專利文獻1特開2004—046054號公報(第31—32頁、圖37、 38)專利文獻2特開2004—78172號公報(第36 — 37頁、圖5 —圖9)專利文獻3特開2000—155550號公報(第27頁、圖l、圖2、圖
3)
將專利文獻l一3各自公開的內容引用到本說明書中。由本發(fā)明得出以下的分析。在上述的現(xiàn)有技術中存在著下述的問題點。 <2時鐘型的構成的問題點〉
當采用專利文獻2 (特開2004—78172號公報)所公開的結構時，為了維持GOUT[N]的截止狀態(tài)，需要將圖19中的晶體管M2維持為導通狀態(tài)。而且，到節(jié)點N2的電位自身輸出，然后被下一級的GOUT復位成high 電平之后，接下來自身輸出的時刻之前，需要將節(jié)點N2維持為Wgh電平。在該構成中，基于源極/漏極與節(jié)點N2連接的晶體管M7的漏電流，使得節(jié)點N2的電位從high電平開始緩慢降低。
由此，晶體管M2的電流驅動能力也降低，結果，難以將GOUT[N] 維持為截止狀態(tài)。同樣，晶體管M4的電流驅動能力也降低，使得節(jié)點 Nl遷移為浮置狀態(tài)。即，晶體管M1的柵極成為開放狀態(tài)。
在該狀態(tài)下，晶體管M1的柵極的電位因為與晶體管M1的源極連接的CKV、或CKVB的脈沖引起振動而變動。綜上所述，GOUT[N]會原樣地輸出CKV或CKVB的信號作為GOUT[N]。
艮口，在專利文獻2中，因為晶體管的漏電流會引起在原本不需要輸出的時刻進行了輸出的誤動作。眾所周知，對于晶體管而言，晶體管自身的性能(例如閾值電壓、漏電流等)會因為制造工藝時的參數(shù)變動等而變動。
尤其是在玻璃基板上制作的薄膜晶體管，由于使用了光透過性的玻璃基板，所以還會因為光照射而產生光泄漏電流。
而且，當再成為溝道部分的硅層中，例如采用了通過照射準分子激光來進行再結晶化的多晶硅層時，由于再結晶化后的結晶粒的大小與密度會產生偏差，所以，將導致晶體管特性的變動。
因此，如果想要利用薄膜晶體管實現(xiàn)專利文獻2的電路，則因為上述晶體管特性的變動，有時會產生電路的誤動作。 <4時鐘型的構成的問題點>
接著，在專利文獻3 (特開2000 — 155550號公報)的情況下，為了維持圖22中的輸出14i的截止狀態(tài)，需要將第一節(jié)點Pl維持為low電平，將第二節(jié)點P2維持為high電平。g卩，需要使柵極與第一節(jié)點Pl連接的晶體管T5為截止狀態(tài)，使柵極與第二節(jié)點P2連接的晶體管T6為導通狀態(tài)。
這里，第二節(jié)點P2的電位有可能因為晶體管T4或晶體管T3的特性變動，從high電平緩慢降低。圖22的構成針對這種變動原因，如圖23 所示，利用時鐘信號C3將第二節(jié)點P2復位成high電平。通過該動作，可以抑制因第二節(jié)點P2的浮置而引起的誤動作。
但是，在專利文獻3的構成中，產生了時鐘信號數(shù)量增加的其他問題。因此，由于利用薄膜晶體管來實現(xiàn)專利文獻3的構成，所以，將引起因晶體管特性的變動引起的電路的誤動作、時鐘信號數(shù)量增加的任意一個問題。

發(fā)明內容
因此，本發(fā)明的目的在于，提供一種不增加時鐘信號數(shù)量、且提高了相對晶體管特性變動的電路動作容限的半導體電路、具備該半導體電路的掃描電路、及具備掃描電路的顯示裝置。
本申請所公開的發(fā)明為了解決上述課題，大致采用了以下的構成。
本發(fā)明的一個方式(側面)所涉及的半導體電路是接收時鐘信號和開始信號或前段的輸出信號來進行驅動的半導體電路，在自身為非激活狀態(tài) 下，利用比所述時鐘信號周期短的信號來刷新任意的浮游節(jié)點。
本發(fā)明另一方式(側面)所涉及的半導體電路是接收時鐘信號和開始信號或前段的輸出信號來進行驅動的半導體電路，在自身為非激活狀態(tài) 下，對任意的浮游節(jié)點，利用比所述時鐘信號周期短的信號、和與前段的所述浮游節(jié)點不同的浮游節(jié)點的電位來進行刷新。
在本發(fā)明又一方式(側面)所涉及的移位寄存器中，具備多級級聯(lián)的
電路要素，所述電路要素具備至少被輸入第一、第二時鐘信號和周期比所述第一、第二時鐘信號中至少一個的周期短的控制信號，并響應所述控制信號的激活，生成輸出信號的機構，所述輸出信號被傳送給鄰接的所述電路要素，在電路要素順次激活的移位寄存器電路中，所述電路要素包括所述半導體電路。
本發(fā)明的移位寄存器中，在前段的電路要素被激活的期間，所述控制信號被維持為預先確定的規(guī)定邏輯值。
本發(fā)明又一方式(側面)所涉及的顯示裝置包括排列有多個像素的像素陣列、激活所述像素的控制電路，所述控制電路的至少一個包括所述移位寄存器。
本發(fā)明所涉及的顯示裝置包括排列有多個像素的像素陣列、激活所述像素的柵極線驅動電路、和對所述像素施加規(guī)定電壓的數(shù)據(jù)線驅動電路，所述柵極線驅動電路包括所述移位寄存器電路，所述控制信號兼作對所述數(shù)據(jù)線驅動電路進行控制的信號。
本發(fā)明所涉及的顯示裝置包括排列有多個像素的像素陣列、激活所述像素的柵極線驅動電路、用于對所述像素設定規(guī)定電壓的預充電電路、和對所述像素施加視頻信號電壓的數(shù)據(jù)線驅動電路，所述柵極線驅動電路包括所述移位寄存器電路，所述控制信號兼作對所述預充電電路進行控制的信號。
本發(fā)明又一方式所涉及的半導體電路具備連接在第一時鐘端子與第一電源之間的第一及第二晶體管連接在刷新端子與所述第一電源之間的第三及第四晶體管；和連接在第二電源與所述第一電源之間的第五及第六晶體管；所述第四及第五晶體管的控制端子與信號輸入端子公共連接，所述第三晶體管的控制端子與第二時鐘端子連接，所述第一晶體管的控制端子與所述第五及第六晶體管的連接節(jié)點連接，所述第二晶體管的控制端子與所述第六晶體管的控制端子連接，所述第一及第二晶體管的連接節(jié)點與輸出端子連接，對所述刷新端子輸入的信號的周期比向第一、第二時鐘端子輸入的時鐘信號的周期短。
本發(fā)明另一個方式所涉及的半導體電路包括第一和第二移位寄存器，所述第一移位寄存器具備連接在第一時鐘端子與第一電源之間的第一及
第二晶體管、連接在刷新端子與所述第一電源之間的第三及第四晶體管、和連接在第二電源與所述第一電源之間的第五及第六晶體管；所述第四及第五晶體管的控制端子與所述第一移位寄存器的信號輸入端子公共連接，所述第三晶體管的控制端子與第二時鐘端子連接，所述第一晶體管的控制端子與所述第五和第六晶體管的連接節(jié)點連接，所述第二晶體管的控制端子與所述第六晶體管的控制端子連接，所述第一和所述第二晶體管的連接節(jié)點與所述第一移位寄存器的輸出端子連接。所述第二移位寄存器具備連接在第二時鐘端子與所述第一電源之間的第七及第八晶體管；連接在刷新端子與所述第一電源之間的第九、第十、第十一晶體管；和連接在所述第二電源與所述第一電源之間的第十二及第十三晶體管；所述第十一及第十二晶體管的控制端子與所述第一移位寄存器的輸出端子公共連接，所述第九晶體管的控制端子與所述第二和第六晶體管的控制端子連接，所述第十晶體管的控制端子與第一時鐘端子連接，所述第七晶體管的控制端子與所述第十二及第十三晶體管的連接節(jié)點連接，所述第八晶體管的控制端子與所述第十三晶體管的控制端子連接，所述第七及第八晶體管的連接節(jié)點與所述第二移位寄存器的輸出端子連接。所述第一及第二移位寄存器的刷新端子、第一時鐘端子、第二時鐘端子與刷新信號線、第一時鐘信號線、第二時鐘信號線連接，第一、第二時鐘信號為互補關系，向所述刷新端子輸入的信號的周期比向第一、第二時鐘端子輸入的時鐘信號的周期短。
根據(jù)本發(fā)明，可提供不會增加時鐘信號數(shù)量、并提高了相對晶體管特性變動的電路動作容限的半導體電路、掃描電路、或利用了它們的顯示裝置。根據(jù)本發(fā)明，在利用了半導體裝置的顯示裝置中，由于利用其他半導體電路中所使用的控制信號進行刷新，所以，不需新設置控制信號。
在本發(fā)明中，由于可以利用周期比時鐘信號短的信號進行刷新，所以，不會因為浮游節(jié)點的電位變化而引起輸出異常，從而可以提高半導體裝置的泄漏耐性。

圖1是表示本發(fā)明的第一實施方式的構成的圖。圖2是表示本發(fā)明的第一實施方式的構成的圖。
圖3是用于說明本發(fā)明第一實施方式的動作的時間圖。
圖4是用于對本發(fā)明的第一實施方式、第三實施方式的TFT基板的制
造方法進行說明的工序剖面圖。
圖5是表示本發(fā)明的第二實施方式的構成的圖。
圖6是用于說明本發(fā)明的第二實施方式的動作的時間圖。
圖7是用于對本發(fā)明的第二實施方式、第四實施方式的TFT基板的制
造方法進行說明的工序剖面圖。
圖8是表示本發(fā)明的第三實施方式的構成的圖。
圖9是用于說明本發(fā)明第三實施方式的動作的時間圖。
圖IO是表示本發(fā)明的第四實施方式的構成的圖。
圖11是用于說明本發(fā)明的第四實施方式的動作的時間圖。
圖12是表示本發(fā)明的第五實施方式的構成的圖。
圖13是用于說明本發(fā)明的第五實施方式的動作的時間圖。
圖14是表示本發(fā)明的第六實施方式的構成的圖。
圖15是用于說明本發(fā)明的第六實施方式的動作的時間圖。
圖16是表示現(xiàn)有的一般驅動電路一體型液晶顯示裝置的顯示器系統(tǒng)
的構成的框圖。
圖17是表示現(xiàn)有的DAC電路內置型液晶顯示裝置的顯示器系統(tǒng)的構成的圖。
圖18是表示專利文獻2 (特開2004 — 78172號公報)所記載的移位寄存器的構成的圖。
圖19是用于說明專利文獻2 (特開2004—78172號公報)所記載的移位寄存器的圖。
圖20是專利文獻2 (特開2004—78172號公報)的移位寄存器的輸出波形圖。
圖21是對專利文獻2 (特開2004—78172號公報)的移位寄存器的驅動波形進行說明的波形圖。
圖22是表示專利文獻3 (特開2000—155550號公報)的移位寄存器電路的圖。
圖23是表示專利文獻3 (特開2000 — 155550號公報)的信號保持塊的構成的圖。
圖中101 —顯示器件基板，105 —鎖存電路，106—DAC (數(shù)字模擬變換)電路，107 —選擇電路，108—電平移動/時間緩沖器，109—掃描電路，liO —有源矩陣顯示區(qū)域，lll一存儲器，U2 —輸出緩沖器，113 —控制器，171—上拉(pullup)部，172 —下拉(pulldown)部，173 —上拉驅動部，174 —下拉驅動部，1000、 1000, 、 10002、 1000n-,、 1000。一移位寄存器，IIOO —晶體管基板，1101 —掃描電路，1102—預充電電路，1103 — 像素陣列，1104—開關電路，1105—源極驅動器，1106—撓性電纜(flexible cable), 1107—像素，1108 —數(shù)據(jù)線，1109 —柵極線，1110 —預充電信號， 1111 —開始信號，1112 —預充電電源線，1113 —開關信號(R、 G、 B)， 2000 —玻璃基板，2001—氧化硅膜，2002—非晶硅(多晶硅膜)，2003 — 光致抗蝕劑，2004—氧化硅膜，2005—柵電極，2007—層間膜，2008 —接觸孔，2009—電極層，3501 —掃描電路/數(shù)據(jù)寄存器，3502—DAC (數(shù)字模擬變換)電路，3503 —電平移動器，3504、 3506 —掃描電路(列方向的掃描電路)，3505 —模擬開關，3507—數(shù)據(jù)寄存器。
具體實施例方式
參照附圖，對上述的本發(fā)明作進一步的說明。 <第一實施方式>
圖1是表示本發(fā)明第一實施例的半導體電路的一個構成例的圖。圖2 是表示將圖1所示的移位寄存器1000 (半導體電路)作為基本電路單位的一個構成例的圖。優(yōu)選N溝道MOS晶體管(稱為NMOS晶體管)的物理形狀及大小在能夠以足夠的動作容限進行電路動作的范圍內設計。
雖然沒有特別限定，但在圖1所示的實例中，作為控制信號，從第一、第二時鐘端子C1、 C2輸入第一、第二時鐘信號(CLK1及CLK2)，從信號輸入端子IN輸入開始信號(ST)，從端子RF輸入刷新信號(RF)，從輸出端子OUT輸出輸出信號(OUT)。更詳細而言，圖1中具有漏極與高位側電源VDD連接、柵極與端子IN連接的NMOS晶體管MN5; 漏極與NMOS晶體管MN5的源極(節(jié)點Nl)連接，源極與低位側電源 VSS連接的NMOS晶體管MN6;漏極與端子RF連接，柵極與端子C2連
接的NMOS晶體管MN3;漏極與NM0S晶體管MN3的源極連接，柵極與端子IN連接，源極與低位側電源VSS連接的NMOS晶體管MN4;漏極與端子C1連接，柵極與節(jié)點N1連接的NM0S晶體管MN1;和漏極與 NMOS晶體管MN1的源極連接，柵極與NMOS晶體管MN6的柵極連接，源極與低位側電源VSS連接的NMOS晶體管MN2;將NMOS晶體管NM1 的源極與NM2的漏極的連接節(jié)點作為輸出端子OUT。將NMOS晶體管 MN6、 MN2的公共柵極設為節(jié)點N2。本實施方式將節(jié)點N2構成為利用第二時鐘信號CLK2和刷新信號(RF)來控制NMOS晶體管MN3。
圖2中表示了將圖1的移位寄存器1000作為基本電路單位，n (其中 n為規(guī)定的正整數(shù))級、級聯(lián)(cascade)的構成。
參照圖2， IN (開始信號ST)被輸入給移位寄存器1000,，移位寄存器IOOO,的輸出被輸入給移位寄存器10002的輸入IN。以下同樣，移位寄存器1000^的輸出輸入給移位寄存器1000n的輸入IN。刷新信號RF、 CLK1、 CLK2分別被公共輸入到各移位寄存器1000的端子RF、 Cl、 C2。
圖3是用于說明本實施方式的動作的時間圖。參照圖1 圖3，對本實施方式的動作進行說明。
首先，如果對圖2的第一級移位寄存器1000,輸入開始信號ST的high 電平(圖3的(1))，則圖1的晶體管MN4及晶體管MN5都成為導通狀態(tài)。由此，節(jié)點N1被導通狀態(tài)的晶體管MN5設定為電位(VDD—VT, 其中，VT是NMOS晶體管的閾值電壓)；節(jié)點N2被導通狀態(tài)的晶體管 MN4設定為VSS。
另外，對于節(jié)點N2而言，當信號RF為high時，暫時上升為high; 但當RF返回為low時，節(jié)點N2也再次下降為VSS。另外，雖然沒有特別限定，但在圖3所示的例子中，信號RF響應時鐘信號CLK1的邊沿而上升，作為分別比時鐘CLK1的high期間、low期間短的脈沖寬度的high 脈沖加載。
接著，如果開始信號ST遷移為low, CLK1遷移為high(圖3的(2))，則節(jié)點N1基于自舉(bootstrap)效應從成為(VDD—VT)的電壓進一步上升。由此，晶體管MN1的柵極被施加的電壓增高，輸出端子OUT遷移至VDD。
進而，當CLK1遷移為low、 CLK2遷移為high時(圖3的(3))，通過CLK1的low信號被傳輸給輸出端子OUT,使得輸出端子OUT遷移為low。
而且，由于RF再次遷移為high,所以，節(jié)點N2從low遷移為high (圖3的(4))。
接著，針對圖2的第二級移位寄存器10002的動作進行說明。
第二級移位寄存器10002內的ST節(jié)點未被輸入控制信號ST，其連接著前段(第一級移位寄存器1000,)的輸出端子OUT。
艮P，圖3的(2)中，當OUT0成為high時，第二級移位寄存器10002 中，進行與第一級的移位寄存器1000,內的ST中開始信號ST為high時同樣的動作。即，從此之后，除了利用CLK2之外，動作與第一級的移位寄存器1000,相同。
這樣，如圖3所示，如果移位寄存器1000j的輸出OUT為low，則移位寄存器10002的輸出0UT1遷移為high。
縱列的移位寄存器1000接收來自鄰接的移位寄存器1000的OUT信號，并輸出OUT信號。
本發(fā)明可以通過利用刷新信號RF，在每一個時鐘周期將成為浮置狀態(tài)的節(jié)點進行一次設定為任意的電位。因此，由于成為浮置狀態(tài)的期間縮短，所以，可抑制因晶體管的特性變動而引起的電路的誤動作。
下面，對本發(fā)明第一實施方式的制造方法進行說明。
首先，參照圖4 (a) 圖4 (g)，對本發(fā)明第一實施方式的TFT基板的制造方法進行說明。
圖4是表示通過多晶硅TFT技術在玻璃基板2000上形成由NMOS TFT構成的TFT基板的工藝。
在玻璃基板2000上形成了氧化硅膜2001之后，生長非晶硅2002。這里，氧化硅膜2001是用于通過夾設在玻璃基板2000和非晶硅2002之間，來減輕玻璃基板2000對非晶硅2002帶來的影響的層。
接著，利用準分子激光器進行退火，使非晶硅多晶硅化(圖4 (a))。
然后，通過光致蝕刻劑和蝕刻工藝，圖案形成多晶硅膜2002(圖4(b))。
并且，在涂敷光致抗蝕劑2003并進行了曝光之后，在形成了圖案的
狀態(tài)下，通過摻雜磷(P)，來形成n溝道的源極和漏極區(qū)域(圖4(e))。
接著，在生長膜厚例如為卯nm的氧化硅膜2004之后，通過生長例如由微晶硅(u—c一Si)、硅化鎢(WSi)構成的層，并實施圖案形成，來形成柵電極2005 (圖4 (d))。
然后，在層疊由氧化硅膜或氮化硅膜形成的層間膜2007 (圖4 (e)) 之后，在上述層間膜2007中形成接觸孔2008 (參照圖4 (f))。
接著，例如通過濺射法形成由鋁或鉻等形成的電極層2009，并進行圖案形成(圖4 (g))。
由此，制作了NMOSTFT及電容。
在本實施方式中，多晶硅膜的形成中使用了準分子激光器，但也可以使用其他的激光器，例如連續(xù)諧振的CW (Continuous Wave)激光器等，還可以使用基于熱處理的固相生長。
這樣，通過圖4所示的工序，可在玻璃基板2000上形成由多晶硅構成的TFT基板。
另外，TFT基板的制造工藝的優(yōu)點是能夠實現(xiàn)大面積基板上的高密度布線。
這有助于實現(xiàn)具有高精細的像素陣列的顯示裝置。通過上述工藝，可以制造第一實施方式的半導體電路。
<第二實施方式>
圖5是表示本發(fā)明的第二實施方式的構成的圖。本實施方式與上述第一實施方式在構成上的不同之處在于構成移位寄存器1000的晶體管的極性(導電型)。在上述第一實施方式中，利用NMOS晶體管MN1 MN6 構成，但在本實施方式中，由PMOS晶體管MP1 MP6構成。
另外，優(yōu)選各PMOS晶體管的物理形狀及大小在能夠以足夠的動作容限進行電路動作的范圍內設計。是分別被輸入時鐘信號CLK1及CLK2、開始信號ST、刷新信號RF作為控制信號而輸出OUT信號的設備。
本實施方式的移位寄存器1000也和上述第一實施方式同樣，采用圖2 所示的構成。
圖6是用于說明本實施方式的動作的時間圖。參照圖5、圖2、圖6，對本實施方式的動作進行說明。
首先，如果對圖2的第一級移位寄存器100(^ (其中，其電路結構為圖5的構成)輸入開始信號ST的low (圖6的(1)),則晶體管MP4 及MP5都成為導通狀態(tài)。由此，節(jié)點Pl被晶體管MP5被設定為(VSS +VT),節(jié)點P2被晶體管MP4設定為VDD。這里，VT表示晶體管的閾
值電壓。
而且，雖然節(jié)點P2在刷新信號RF成為low時暫時下降為low,但當刷新信號RF返回為high的同時，節(jié)點P2也再次上升為VDD。另外，雖然沒有特別限定，但在圖6所示的例子中，信號RF響應時鐘信號CLK1 的邊沿而上升，作為分別比時鐘CLK1的high期間、low期間短的脈沖寬度的low脈沖加載。
接著，當開始信號ST遷移為high、CLKl遷移為low時(圖6的(2)), 節(jié)點P1基于自舉效應從成為(VSS—VT)的電位進一步下降。由此，對晶體管MP1的柵極施加的電壓降低，輸出OUT遷移至VSS。并且，如果 CLK1遷移為high、 CLK2遷移為low (圖6的(3))，則因CXK1的high 信號被傳送給OUT0，使得OUTO遷移為high。
而且，由于刷新信號RF再次遷移為low，所以，節(jié)點P2從high遷移為low (圖6的(3))。
接著，針對圖2的第二級移位寄存器10002 (其中，其電路結構為圖5 的構成)的動作進行說明。對第二級的移位寄存器10002內的ST節(jié)點不輸入控制信號ST，而輸入前段(第一級的移位寄存器1000》的OUT信號(OUTO)。
艮口，圖6的期間(2)中，OUTO成為low的情況，與開始信號ST在第一級移位寄存器1000,中成為low的情況是同樣的動作。此后的動作除了利用CLK2之外，與第一級的移位寄存器1000，相同。當移位寄存器1000, 的OUT0成為high時，移位寄存器10002的0UT1遷移為low(圖6的(3))。
這樣，多級級聯(lián)的移位寄存器1000接收鄰接的移位寄存器1000的 OUT信號，連續(xù)輸出OUT信號。
本發(fā)明的特征在于，可以通過利用刷新信號RF在每一個時鐘周期中進行一次設定，將成為浮置狀態(tài)的節(jié)點設定為任意的電位。因此，由于成
為浮置狀態(tài)的期間被縮短，所以，可抑制因晶體管的特性變動而引起的電路的誤動作。
接著，參照圖7 (a) 圖7 (g)，對本發(fā)明第二實施方式的TFT基板的制造方法進行說明。圖7示出了通過多晶硅TFT技術在玻璃基板2000 上制造由PMOS TFT構成的TFT基板的工藝。
首先，在玻璃基板2000上形成了氧化硅膜2001之后，生長非晶硅 2002。這里氧化硅膜2001是通過夾設在玻璃基板2000和非晶硅2002之間，用于減輕玻璃基板2000對非晶硅2002造成的影響的層。
接著，利用準分子激光器進行退火，使非晶硅多晶硅化(圖7 (a))。
然后，通過光致蝕刻劑和蝕刻工藝，圖案形成多晶硅膜2002(圖7(b))。
并且，在涂敷了光致抗蝕劑2003并進行了曝光而形成圖案的狀態(tài)下，通過摻雜硼(B)等p型雜質，來形成p溝道的源極和漏極區(qū)域(圖7 (c))。
接著，在生長膜厚例如為90nm的氧化硅膜2004之后，通過生長例如由微晶硅(P—c一Si)、硅化鎢(WSi)構成的層，并實施圖案形成，來形成柵電極2005 (圖7 (d))。
然后，在層疊了由氧化硅膜或氮化硅膜形成的層間膜2007 (圖7 (e)) 之后，在上述層間膜2007中形成接觸孔2008 (參照圖7 (f))。
接著，例如通過濺射法形成由鋁或鉻形成的電極層2009，并進行圖案形成(圖7 (g))。
由此，制作了p—溝道TFT及電容。本實施方式中，多晶硅膜的形成中使用了準分子激光器，但也可以使用其他的激光器，例如連續(xù)振動的 CW激光器等，還可以使用基于熱處理的固相生長。
這樣，通過圖7所示的工序，可在玻璃基板2000上形成由多晶硅構成的TFT基板。
另外，TFT基板的制造工藝的優(yōu)點是；能夠實現(xiàn)大面積基板上的高密度布線。這有助于實現(xiàn)具有高精細的像素陣列的顯示裝置。通過上述工藝，可以制造第二實施方式的半導體電路。
(第三實施方式)
接著，對本發(fā)明的第三實施方式的構造進行下述說明。圖8是表示本
發(fā)明第三實施方式的構成的圖。本實施方式如圖8所示，作為基本構成單位的移位寄存器1000,由NMOS晶體管(MN02 MN07)構成。
圖8表示了兩級連揆移位寄存器1000的構成。這里，第一級的移位寄存器IOOO,的構成由在上述第一實施方式中所說明的圖1的結構構成。
第二級之后的移位寄存器10002與第一級移位寄存器1000!的構成的不同之處在于，縱向層疊(級聯(lián))連接的NMOS晶體管MN13和MN17 的部分。
在第一級移位寄存器1000,中，利用RF和CLK2進行控制的晶體管 MN03與RF端子和節(jié)點N02連接，與之相對，第二級以后在RF和節(jié)點 N02之間級聯(lián)著MN17和MN13。
晶體管MN17的漏極與RF連接，柵極與前段、即第一級的N02連接，晶體管MN13的柵極與CLK1連接。
而且，優(yōu)選各NMOS晶體管的物理形狀及大小在能夠以足夠的動作容限進行電路動作的范圍內設計。
通過分別輸入時鐘信號CLK1及CLK2、開始信號ST、刷新信號RF 作為控制信號，來輸出OUT信號。
參照圖9的時間圖對本實施方式的動作進行說明。第三實施方式的特征在于，在第一級的移位寄存器1000,被激活的期間(到圖9中的(2)期間為止)，刷新信號RF被固定為low。
當圖8的第一級移位寄存器1000,被輸入開始信號ST的high時(1)，晶體管MN04和MN05都成為導通狀態(tài)。
由此，節(jié)點N01被晶體管MN05設定為(VDD—VT)，節(jié)點N02被晶體管MN04設定為VSS。這里，VT表示晶體管的閾值電壓。
接著，如果開始信號ST遷移為bw、CLKl遷移為high(圖9的(2))，則節(jié)點N01基于自舉效應而從成為(VDD—VT)的電位進一步上升。
由此，對晶體管MN01的柵極施加的電壓升高，輸出OUT遷移至 VDD。
進而，如果CLKl遷移為low、 CLK2遷移為high (圖9的(3)), 則因CLK1的low信號被傳送給OUT,使得OUT0遷移為low。
另外，由于RF再次遷移為high，所以，節(jié)點N02從bw遷移為high(圖9的(3))。
接著，對圖8的第二級移位寄存器10002的動作進行說明。由于第二級移位寄存器10002內的晶體管MN14及MN15的柵極，與
前段、即第一級移位寄存器1000,的輸出OUT0連接，所以，在圖9的(2)
中，第二級移位寄存器10002的動作在OUT0遷移為high的時刻開始。艮卩，晶體管MN14和MN15都成為導通狀態(tài)，節(jié)點N11被MN15設
定為(VDD—VT)，節(jié)點N12被MN14設定為VSS。這里，VT表示晶
體管的閾值電壓。
接著，當OUT0遷移為low、 CUC2遷移為high (圖9的(3))時，則Nll基于自舉效應從成為(VDD—VT)的電位進一步上升。由此，對 MN11的柵極施加的電壓升高，輸出OUT遷移至VDD。
進而，如果CLK2遷移為low、 CLK1遷移為high,則因CLK2的low 信號被傳送給0UT1，使得OUTl遷移為low (圖9的(4))。該OUT1 被傳送給未圖示的第三級移位寄存器1000。
這樣，縱向排列的移位寄存器1000通過接收相鄰的移位寄存器1000 的OUT信號來開始動作，從而連續(xù)輸出、傳輸OUT信號。
本實施方式的特征在于，通過利用刷新信號RF可以在每一個時鐘周期中進行一次設定，將成為浮置狀態(tài)的節(jié)點設定為任意的電位。因此，由于可縮短成為浮置狀態(tài)的期間，所以能夠抑制因晶體管的特性變動而引起的電路的誤動作。
而且，由于在第一級移位寄存器1000,被激活的期間，RF被固定為 low，所以，圖8中的晶體管MN03和晶體管MN04分別通過開始信號ST 和第二時鐘CLK2同時成為ON狀態(tài)，即便在刷新端子RF—VSS之間成為導通狀態(tài)的情況下，由于刷新端子RF與VSS是同電位，所以，不會產生貫通電流。因此，在本實施方式中，能夠實現(xiàn)消耗功率低的移位寄存器 1000。
優(yōu)選本實施方式的制造方法與第一實施方式同樣，采用圖4所示的方法來制造。
<第四實施方式>接著，對本發(fā)明的第四實施方式的構造進行說明。圖10是表示本發(fā) 明的第四實施方式的構造的圖。參照圖10，本實施方式中作為基本構成單位的移位寄存器1000,具備PMOS晶體管(MP01 MP07)。圖IO表示了兩級連接移位寄存器1000的構成。這里，第一級移位寄存器100(h的構成與圖5的構成相同。第二級以后與圖5的上述實施方式2的構成不同。第二級以后的移位寄存器10002的構成與第一級移位寄存器1000!的構成的不同點在于，晶體管MP13和MP17的部分。
在第一級移位寄存器1000,中，利用刷新信號RF和CLK2控制的 PMOS晶體管MP03與節(jié)點P02連接，而第二級以后的移位寄存器10002 中，在RF與節(jié)點P12之間縱列連接著PMOS晶體管MP17和MP13。PMOS 晶體管MP17的柵極與第一級移位寄存器1000,的節(jié)點P01連接，PMOS 晶體管MP13的柵極與CLK1連接。
另外，優(yōu)選各PMOS晶體管的物理形狀及大小在能夠以足夠的動作容限進行電路動作的范圍內設計。是分別被輸入時鐘信號CLK1及CLK2、開始信號ST、刷新信號RF作為控制信號，從而輸出OUT信號的設備。
圖11是用于說明本實施方式的動作的時間圖。參照圖10、圖11，對本實施方式的動作進行說明。
本實施方式的特征在于，在第一級移位寄存器1000,被激活的期間(到圖ll中的(2)的期間為止)，刷新信號RF被固定為high。
如果對第一級移位寄存器1000!輸入了開始信號ST的low (圖11的 (1))，則晶體管MP04和MP05都成為導通狀態(tài)。由此，節(jié)點P01被晶體管MP05設定為(VSS+VT)，節(jié)點P02被晶體管MP04設定為VDD。這里，VT表示晶體管的閾值電壓。
接著，當開始信號ST遷移為high、CLKl遷移為low時(圖11的(2))，節(jié)點P01基于自舉效應從成為(VSS+VT)的電位進一步下降。由此，對晶體管MP01的柵極施加的電壓增大，輸出OUT遷移至VSS。并且，如果CLK1遷移為high、 CLK2遷移為low (圖11的(3)),則因CLK1 的high信號被傳送給OUT,使得OUT0遷移為high。另外，由于RF再次遷移為low,所以，節(jié)點P02從high遷移為low (圖ll的(3))。
下面，對第二級移位寄存器10002的動作進行說明。由于第二級移位
寄存器10002內的晶體管MP14和MP15的柵極與前段、即第一級移位寄存器1000,的輸出OUT0連接，所以，在圖ll的(2)中，第二級移位寄存器10002的動作在OUTO遷移為low的時刻開始。
即，晶體管MP14及MP15都成為導通狀態(tài)，節(jié)點Pl 1被晶體管MP15 設定為(VSS+VT)，節(jié)點P12被晶體管MP14設定為VSS。
接著，如果OUTO遷移為high、 CLK2遷移為low (圖11的(3)), 則節(jié)點P11基于自舉效應從成為(VSS + VT)的電位進一步下降。由此，對晶體管MPll的柵極施加的電壓降低，第二級移位寄存器10002的輸出 0UT1遷移至VSS。進而，如果CLK2遷移為high、 CLK1遷移為low，則因CLK2的high信號被傳送給0UT1 ，使得第二級移位寄存器10002的輸出0UT1遷移為high(圖11的(4))。第二級移位寄存器10002的OUTl 被傳送給未圖示的第三級移位寄存器。
這樣，多級級聯(lián)的移位寄存器1000通過接收鄰接的移位寄存器1000 的OUT信號來開始動作，可連續(xù)地輸出、傳送OUT信號。
本發(fā)明的特征在于，可以通過利用刷新信號RF在每一個時鐘周期中進行一次設定，將成為浮置狀態(tài)的節(jié)點設定為任意的電位。因此，由于成為浮置狀態(tài)的期間被縮短，所以，可抑制因晶體管的特性變動而引起的電路的誤動作。
而且，由于在第一級移位寄存器1000,被激活的期間，RF被固定為 high,所以，圖10中的晶體管MP03和MP04分別基于CLK2和ST同時成為導通狀態(tài)，即便在VDD—RF之間成為導通狀態(tài)的情況下，由于VDD 與RP為同電位，所以，不產生貫通電流。因此，在本實施方式中，能夠實現(xiàn)消耗功率低的移位寄存器1000。
優(yōu)選本實施方式的制造方法與上述第二實施方式相同，可采用圖7所示的方法來制造。
<第五實施方式>
圖12是表示本發(fā)明的第五實施方式的構成的圖。本實施方式是將第一^^第四實施方式的任意一個半導體電路作為顯示裝置的掃描電路而應用的實例。
參照圖12，本實施方式在構成顯示裝置的顯示面板的晶體管基板1100 上具備像素陣列1103、順次激活柵極線1109的掃描電路1101、以與視頻數(shù)據(jù)對應的灰度電壓驅動數(shù)據(jù)線的源極驅動器1105、使數(shù)據(jù)線1108和源極驅動器1105的連接接通/斷開的開關電路1104、和一端與源極驅動器 1105連接且另一端與外部連接設備(未圖示)連接的撓性電纜1106。與撓性電纜1106連接的外部連接設備例如可以是參照圖17等所說明的顯示控制器IC等。與撓性電纜U06連接的外部連接設備還可以是進行數(shù)據(jù)處理，并向顯示面板供給視頻數(shù)據(jù)、控制信號、定時信號的MPU。掃描電路1101可以利用通過與像素陣列1103的構成像素開關的晶體管相同工序制造出的晶體管(TFT)構成。源極驅動器1105可以利用通過與像素陣列 1103的構成像素開關的晶體管相同工序制造出的晶體管(TFT)構成，也可以由包括用CMOS工藝等在單晶Si基板上制成的晶體管的IC芯片構成。顯示面板如后所述，具備晶體管基板IIOO和對置絕緣基板(未圖示)，采用在兩個基板之間夾持液晶等光學元件的結構。
優(yōu)選晶體管基板1100由光透過性的絕緣基板構成。在像素陣列1103 中配置有多個像素1107。像素1107可以是液晶光學元件，也可以是有機 EL元件，還可以是接收其他的控制信號而使得光學特性變動的元件。
像素1107被配置在數(shù)據(jù)線1108與柵極線1109交叉的點處。與柵極線1109公共連接的多個像素1107通過由該柵極線1109輸出的的控制信號(掃描信號)被同時激活，該被激活的多個像素1107顯示與對應的數(shù) 據(jù)線1108所傳送的信號對應的光學特性。
開關電路1104包括并列配置的晶體管。各個晶體管的源極和漏電極中的一個與數(shù)據(jù)線U08連接。晶體管的柵極信號、源極/漏電極的另一方分別與來自源極驅動器1105的布線連接。在開關電路1104的晶體管處于導通狀態(tài)時，與該晶體管連接的數(shù)據(jù)線被源極驅動器U05驅動，被設定為與視頻數(shù)據(jù)對應的電位。
從源極驅動器1105輸出的開關信號(R、 G、 B) 1113，與在開關電路1104中源極或漏電極和R、 G、 B的數(shù)據(jù)線連接的晶體管的柵極連接。開關信號(R、 G、 B) 1113在一條線期間順次被時分設定為高電平，開關電路所對應的晶體管順次被時分導通。除了開關電路1104之外，開關信
號(R、 G、 B) 1113中至少一條信號線與移位寄存器1000連接。
雖然沒有特別的限定，但在圖12所示的例子中，開關信號(R)的信號線延伸至移位寄存器1000，作為上述第一第四實施方式中已說明的上述移位寄存器1000的刷新信號RF而被輸入。在本實施例中，即開關信號 (R)除了擔當開關電路1104的晶體管的導通/截止控制，以接通、斷開R 信號的數(shù)據(jù)線與源極驅動器1105的數(shù)據(jù)信號輸出的連接之外，還起著上述第一第四實施方式中的刷新信號RF的作用。因此，在本實施例中，不需要通過源極驅動器1105新增加新的控制信號用于移位寄存器1000的刷新信號RF。因此，可以直接使用現(xiàn)有的源極驅動器。
掃描電路1101級聯(lián)配置有多個移位寄存器1000。
如上所述，在本實施例中，移位寄存器IOOO相當于上述第一第四實施方式的任意一個移位寄存器1000。
時鐘信號線組(CLK1、 CLK2)、開關信號(R)分別延伸，通過源極驅動器1105與掃描電路1101電連接。移位寄存器1000的輸出信號分別與柵極線(Gl、 G2、……、Gn)電連接。在本實施例中，如上所述，開關信號(R)相當于控制移位寄存器IOOO的刷新信號RFp來自源極驅動器1105的開始信號(ST) 1111被輸入到移位寄存器1000的輸入端子 IN。來自源極驅動器1105的時鐘信號線組(CLK1、 CLK2)如圖2、 g、 IO所示，與移位寄存器1000的時鐘端子(Cl、 C2)連接。
撓性電纜1106是用于將來自外部連接設備(未圖示)的電信號提供給源極驅動器1105的連接機構。而且，源極驅動器1105是接收經由撓性電纜1106傳遞的來自外部連接設備的電信號，分別將電信號傳送給掃描電路IIOI、開關電路1104的電路。外部連接設備可以通過撓性電纜1106 向源極驅動器1105供給視頻數(shù)據(jù)、定時及控制信號(例如時鐘、幵始信號ST、開關信號R、 G、 B)。也可以由源極驅動器1105生成定時及控制信號(例如時鐘、開始信號ST、開關信號R、 G、 B)。
圖12中表示了晶體管基板1100，但實際的顯示裝置采取了由上述晶體管基板1100和對置的其他基板(未圖示)夾持光學元件的構成。另外，包括與像素陣列1103對置且具有透明對置電極的光透過性對置絕緣基板 (未圖示)，在兩個基板之間夾持有液晶等光學元件。由于本實施方式的構成掃描電路1101的移位寄存器1000是上述第一第四實施方式的任意一個構成，所以，對于移位寄存器1000自身的
動作而言，與各實施方式所記載的動作方法沒有不同。
通過對掃描電路1101輸入開始信號(ST)、及時鐘信號(CLK1 CLK4)，對柵極線1109 (Gl、 G2、 G3、……、Gn—2、 Gn—1、 Gn)施加脈沖，來選擇、激活與柵極線U09連接的多個像素1107。此時CH Gn的波形相當于第一第四實施方式的任意一個移位寄存器1000的OUT 信號。
這里，圖13 (A)、圖13 (B)分別表示以Gn脈沖為基準的時間圖。圖13 (A)對應于實施方式一或實施方式三所記載的由NMOS晶體管構成的電路，圖13 (B)對應于實施方式二或實施方式四所記載的由PMOS 晶體管構成的電路。
參照圖13 (A)來說明動作。圖13 (A)中表示了對任意的第n級柵極線Gn施加的脈沖、和開關信號(R、 G、 B)各自的電位的變化。
如果任意的第n級柵極線Gn從low電平遷移為high電平，則開關信號R、 G、 B依次從low電平遷移為high。分別對與各開關連接的數(shù)據(jù)線 1108設定由源極驅動器1105輸出的視頻信號。
在開關信號B完全遷移為low電平之后，通過使Gn遷移為low電平，完成了一系列的動作。
本實施方式的制造方法因所使用的移位寄存器1000的構成而不同。例如在是第一實施方式或第三實施方式所記載的移位寄存器1000的情況下，可采用圖4所述的制造方法。另外，在是第二實施方式或第四實施方式所記載的移位寄存器1000的情況下，可采用圖7所述的制造方法。
而且，對于掃描電路1101以外的、例如構成幵關電路1104、源極驅動器1105、像素1107的晶體管而言，優(yōu)選通過與構成移位寄存器1000 的晶體管相同的工藝來制造。
<第六實施方式>
圖14是表示本發(fā)明的第六實施方式的構成的圖。本實施方式是將第一第四實施方式的任意一個半導體電路作為顯示裝置的掃描電路而應
用的實例。參照圖14，本實施例與圖12的實施例不同，還具備對數(shù)據(jù)線進行預充電的預充電電路1102，作為上述第一^^第四實施方式的移位寄存器電路1000的刷新信號RF，替代圖12的開關信號(R),使用了由源極驅動器U05輸出、對預充電電路1102的激活進行控制的預充電信號(PC) 1110。
參照圖14，本實施方式在晶體管基板1100上大致具備像素陣列 U03、預充電電路1102、開關電路1104、掃描電路1101、源極驅動器1105、和撓性電纜1106。晶體管基板1100由光透過性的絕緣基板構成。在像素陣列1103中以陣列狀配置有多個像素U07。像素U07可以是一般的液晶光學元件，也可以是有機EL元件，還可以是接收其他的控制信號而使得光學特性變動的元件。
像素1107被配置在數(shù)據(jù)線1108與柵極線1109交叉的點處。像素1107 基于通過上述柵極信號1109的控制信號而被激活，顯示與數(shù)據(jù)線1108所傳送的信號對應的光學特性。
開關電路1104和預充電電路1102采取并聯(lián)了晶體管的構成。
各個晶體管的源極和漏電極中的一個與數(shù)據(jù)線1108連接，在晶體管處于導通狀態(tài)時，可以將數(shù)據(jù)線設定為任意的電位。晶體管的柵極信號、源極/漏電極的另一方分別與通過源極驅動器1105而延伸的布線(開關信號)電連接。
預充電信號(PC) 1110經由掃描電路1101與構成預充電電路1102 的晶體管的柵極連接。
根據(jù)本實施例，將控制預充電電路1102的預充電信號1110與掃描電路1101的移位寄存器1000的刷新信號RF公共化。因此，不需要新增加控制信號用作移位寄存器1000的刷新信號RF。
掃描電路U01縱列配置有多個移位寄存器1000。
移位寄存器1000相當于第一^^第四實施方式的任意一個所記載的移位寄存器1000。
時鐘信號線組(CLK1、 CLK2)、開始信號線(ST)、預充電信號線 (PC)通過源極驅動器1105分別延伸，與掃描電路1101電連接。移位寄存器1000的輸出信號分別與柵極線(GK G2、…'"、Gn)電連接。
撓性電纜1106是用于將來自外部連接設備1200的電信號提供給源極驅動器1105的連接機構。
而且，源極驅動器1105是接收經由撓性電纜U06傳遞的來自外部連接設備1200的電信號，分別向掃描電路1101、開關電路1104及預充電電路1102傳送電信號的電路。
圖14中表示了晶體管基板1100，但實際的顯示位置采取了由上述晶體管基板1100和對置的其他基板(未圖示)夾持光學元件的構成。
由于本實施方式的構成掃描電路1101的移位寄存器1000是上述第一第四實施方式的任意一個構成，所以，對于移位寄存器1000自身的動作而言，與各實施方式所記載的動作方法沒有不同。
通過對掃描電路1101輸入開始信號(ST)、及時鐘信號(CLK1 CLK4)，對柵極線1109 (Gl、 G2、 G3、、 Gn—2、 Gn—1、 Gn)施
加脈沖，來選擇、激活與柵極線1109連接的像素1107。此時CH Gn的波形相當于第一第四實施方式的任意一個移位寄存器1000的OUT信號。
這里，圖15 (A)、圖15 (B)分別表示以Gn脈沖為基準的時間圖。圖15 (A)對應于上述第一實施方式或上述第三實施方式所記載的由 NMOS晶體管構成的電路，圖15 (B)對應于上述第二實施方式或上述第四實施方式所記載的由PMOS晶體管構成的電路。
參照圖15 (A)，對本實施方式的動作進行說明。圖15 (A)中表示了對任意的第n級柵極線Gn施加的脈沖、預充電信號(PC)、幵關信號 (R、 G、 B)各自的電位的變化。如果柵極線Gn從low電平遷移為high 電平，則經過規(guī)定的時間之后，預充電信號(PC)從bw電平遷移為high 電平。
由此，預充電電路1102被激活，構成預充電電路1102的全部晶體管一起成為導通狀態(tài)。從而，數(shù)據(jù)線1108的電位被設定為充電電源的電壓值。
接著，使開關信號R、 G、 B依次從low電平遷移為high。分別對與各開關連接的數(shù)據(jù)線1108設定由源極驅動器1105輸出的視頻信號。在開關信號B完全遷移為low電平之后，通過使柵極線Gn遷移為low電平，
完成了一系列的動作。
本實施方式的制造方法因所使用的移位寄存器iooo的構成而不同。
例如在是上述第一實施方式或上述第三實施方式所記載的移位寄存器
1000的情況下，優(yōu)選采用圖4所述的制造方法。另外，在是上述第二實施方式或第四實施方式所記載的移位寄存器1000的情況下，優(yōu)選釆用圖7 所述的制造方法。
而且，對于掃描電路1101以外的、例如構成開關電路1104、源極驅動器1105、預充電電路1102、像素1107的晶體管而言，優(yōu)選通過與構成移位寄存器1000的晶體管相同的工藝來制造。
以上，基于上述實施例對本發(fā)明進行了說明，但本發(fā)明不限定于上述實施例的構成，本發(fā)明的范圍當然還包括本領域人員能夠知曉的各種變形、修正。
權利要求
1、一種半導體電路，被時鐘信號控制，至少包括一個根據(jù)所述時鐘信號成為浮游狀態(tài)的節(jié)點，具備被輸入周期比所述時鐘信號的周期短的控制信號，根據(jù)所述控制信號將所述節(jié)點設定為規(guī)定電壓的電路。
2、根據(jù)權利要求1所述的半導體電路，其特征在于，所述電路根據(jù)所述控制信號和所述時鐘信號生成第二控制信號，利用所述第二控制信號將所述節(jié)點設定為所述規(guī)定的電壓。
3、根據(jù)權利要求1所述的半導體電路，其特征在于，所述半導體電路由NMOS晶體管構成。
4、根據(jù)權利要求1所述的半導體電路，其特征在于，所述半導體電路由PMOS晶體管構成。
5、根據(jù)權利要求1所述的半導體電路，其特征在于，所述半導體電路形成在絕緣基板上。
6、一種移位寄存器電路，具備多級級聯(lián)連接的電路要素，所述電路要素具備至少被輸入第一、第二時鐘信號和周期比所述第一、第二時鐘信號中至少一個的周期短的控制信號，并響應所述控制信號的激活生成輸出信號的機構，所述輸出信號被傳送給鄰接的所述電路要素，所述多個電路要素被順次激活，所述電路要素包括權利要求1所述的半導體電路。
7、根據(jù)權利要求6所述的移位寄存器電路，其特征在于，在前段的電路要素被激活的期間，所述控制信號被維持為預先確定的規(guī)定邏輯值。
8、一種顯示裝置，包括排列有多個像素的像素陣列；和含有權利要求6所述的移位寄存器電路、激活所述像素的控制電路。
9、一種顯示裝置，包括排列有多個像素的像素陣列；激活所述像素的柵極線驅動電路；和對被激活的所述像素施加視頻信號電壓的數(shù)據(jù)線驅動電路，所述柵極線驅動電路包括權利要求6所述的移位寄存器電路，所述控制信號兼作對所述數(shù)據(jù)線驅動電路進行控制的信號。
10、一種顯示裝置，包括排列有多個像素的像素陣列；激活所述像素的柵極線驅動電路；用于將所述像素設定為規(guī)定的預充電電壓的預充電電路；和對被激活的所述像素施加視頻信號電壓的數(shù)據(jù)線驅動電路，所述柵極線驅動電路包括權利要求6所述的移位寄存器電路，所述控制信號兼作對所述預充電電路進行控制的信號。
11、一種半導體電路，具備用于輸入輸入信號的信號輸入端子；用于輸出輸出信號的輸出端子；用于分別輸入第一、第二時鐘信號的第一、第二時鐘端子；刷新端子；分別與第一、第二電源連接的第一、第二電源端子；連接在所述第一時鐘端子與第一電源端子之間的第一及第二晶體管；連接在所述刷新端子與所述第一電源端子之間的第三及第四晶體管；和連接在所述第二電源端子與所述第一電源端子之間的第五及第六晶體管；所述第四及第五晶體管的控制端子與所述信號輸入端子公共連接，所述第三晶體管的控制端子與所述第二時鐘端子連接，所述第一晶體管的控制端子與所述第五及第六晶體管的連接節(jié)點連接，所述第二晶體管的控制端子與所述第六晶體管的控制端子連接，所述第一及第二晶體管的連接節(jié)點與所述輸出端子連接，對所述刷新端子輸入的信號的周期比向所述第一及第二時鐘端子輸入的時鐘信號的周期短。
12、一種半導體電路，包括第一和第二移位寄存器，所述第一移位寄存器具備用于輸入輸入信號的信號輸入端子；用于輸出輸出信號的輸出端子；用于分別輸入第一、第二時鐘信號的第一、第二時鐘端子；刷新端子；分別與第一、第二電源連接的第一、第二電源端子；連接在第一時鐘端子與第一電源之間的第一及第二晶體管；連接在所述刷新端子與所述第一電源端子之間的第三及第四晶體管；和連接在所述第二電源端子與所述第一電源端子之間的第五及第六晶體管；所述第四及第五晶體管的控制端子與所述第一移位寄存器的所述信號輸入端子公共連接，所述第三晶體管的控制端子與所述第二時鐘端子連接，所述第一晶體管的控制端子與所述第五和第六晶體管的連接節(jié)點連接，所述第二晶體管的控制端子與所述第六晶體管的控制端子連接，所述第一和所述第二晶體管的連接節(jié)點與所述第一移位寄存器的所述輸出端子連接；所述第二移位寄存器具備-用于輸入輸入信號的信號輸入端子；用于輸出輸出信號的輸出端子；用于分別輸入第一、第二時鐘信號的第、第二時鐘端子；刷新端子；分別與第一、第二電源連接的第一、第二電源端子；連接在所述第二移位寄存器的所述第二時鐘端子與所述第一電源端子之間的第七及第八晶體管；連接在所述第二移位寄存器的所述刷新端子與所述第一電源端子之間的第九、第十、第十一晶體管；和連接在所述第二移位寄存器的所述第二電源端子與所述第一電源端子之間的第十二及第十三晶體管；所述第十一及第十二晶體管的控制端子與所述第二移位寄存器的所述信號輸入端子公共連接，所述第二移位寄存器的所述信號輸入端子與所述第一移位寄存器的所述輸出端子連接，所述第九晶體管的控制端子與所述第二和第六晶體管的控制端子連接，所述第十晶體管的控制端子與所述第二移位寄存器的所述第一時鐘端子連接，所述第七晶體管的控制端子與所述第十二及第十三晶體管的連接節(jié) 點連接，所述第八晶體管的控制端子與所述第十三晶體管的控制端子連接，所述第七及第八晶體管的連接節(jié)點與所述第二移位寄存器的輸出端子連接；所述第一及第二移位寄存器的刷新端子、第一時鐘端子、第二時鐘端子與刷新信號線、第一時鐘信號線、第二時鐘信號線連接，第一、第二時鐘信號為互補關系，向所述刷新端子輸入的信號的周期比向所述第一及第二時鐘端子輸入的時鐘信號的周期短。
13、根據(jù)權利要求ll所述的半導體電路，其特征在于，所述第一第六晶體管由薄型晶體管構成。
14、根據(jù)權利要求ll所述的半導體電路，其特征在于，向所述第二時鐘端子輸入與向所述第一時鐘端子輸入的時鐘信號互補的時鐘信號。
15、根據(jù)權利要求12所述的半導體電路，其特征在于，所述第一~^第十三晶體管由薄型晶體管構成。
16、一種掃描電路，具備權利要求ll所述的半導體電路。
17、一種掃描電路，具備權利要求12所述的半導體電路。
18、一種顯示裝置，具備權利要求16所述的掃描電路。
19、一種顯示裝置，具備權利要求17所述的掃描電路。
全文摘要
利用周期比時鐘信號短的控制信號將浮游狀態(tài)的節(jié)點設定為任意的電壓。具備連接在第一時鐘端子(C1)和第一電源(VSS)之間的第一、第二晶體管(MN1、MN2)；連接在刷新端子(RF)與第一電源之間的第三、第四晶體管(MN3、MN4)；和連接在第二電源(VDD)與第一電源之間的第五、第六晶體管(MN5、MN6)；第四、第五晶體管的柵極與輸入端子(IN)公共連接，第三晶體管的柵極與第二時鐘端子(C2)連接，第一晶體管的柵極與所述第五和第六晶體管的連接節(jié)點連接，第二晶體管的柵極與第六晶體管的柵極連接，第一和第二晶體管的連接節(jié)點與輸出端子(OUT)連接。從而，可提供不增大控制信號數(shù)，而提升半導體電路或顯示裝置的動作容限的半導體電路。
文檔編號G09G3/36GK101192391SQ20071019345
公開日2008年6月4日申請日期2007年11月27日優(yōu)先權日2006年11月27日
發(fā)明者音瀨智彥申請人:Nec液晶技術株式會社

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