技術(shù)編號(hào):7511322
提示:您尚未登錄,請(qǐng)點(diǎn) 登 陸 后下載,如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ,登陸完成后,請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明有關(guān)一種分頻器(fr叫uency divider),特別是一種 適用于鎖相環(huán)^各中的雙才莫(dual - moduliis ) N/ ( N+0.5 )分頻器。背景技術(shù)鎖相環(huán)路(phase locked loop, PLL )普遍使用于現(xiàn)代的集 成電i 各或系統(tǒng)中,例如于通訊系統(tǒng)中用以同步4妻收器的時(shí)脈。 圖l顯示鎖相環(huán)路的方塊圖。分頻器(frequency divider) IO將 壓控振蕩器(VCO) 12的輸出頻率予以分頻(或降頻)。經(jīng)分 頻后...
注意:該技術(shù)已申請(qǐng)專利,請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出,在未取得專利權(quán)人授權(quán)前,僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán),增加技術(shù)思路,做技術(shù)知識(shí)儲(chǔ)備,不適合論文引用。
該類技術(shù)注重原理思路,無完整電路圖,適合研究學(xué)習(xí)。