技術(shù)編號(hào):6737311
提示:您尚未登錄,請(qǐng)點(diǎn) 登 陸 后下載,如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ,登陸完成后,請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路本實(shí)用新型涉及動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random AccessMemory, DRAM),特別涉及一種產(chǎn)生DRAM內(nèi)部寫時(shí)鐘的電路。背景技術(shù)在高速DRAM中,數(shù)據(jù)通路上的速率是外部總線時(shí)鐘頻率的2倍,為了方便數(shù)據(jù)捕捉,往往會(huì)提供一組額外的數(shù)據(jù)時(shí)鐘,在進(jìn)行寫操作的時(shí)候,需要保證該數(shù)據(jù)時(shí)鐘與數(shù)據(jù)信號(hào)具有完全固定的建立保持時(shí)間。請(qǐng)參閱圖1所示,為正常寫操作的時(shí)序圖,定義了寫數(shù)據(jù)與其時(shí)鐘的建立保持時(shí)間tDS、tDH,同...
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