技術(shù)編號：6471362
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及微電子，特別是一種集成電路的版圖優(yōu)化方法，可用于提高 集成電路芯片的制造成品率。背景技術(shù)隨著大規(guī)模集成電路VLSI技術(shù)進(jìn)入到90nm和65nm技術(shù)節(jié)點(diǎn)工藝，隨機(jī)缺陷引起 的成品率損失越來越嚴(yán)重。由于在90納米及以下的標(biāo)準(zhǔn)制造環(huán)境下，難以克服隨機(jī)缺 陷引起的成品率損失，因此依賴設(shè)計(jì)減少成品率損失的成品率設(shè)計(jì)成為提高成品率的 有效方法。在進(jìn)行成品率設(shè)計(jì)時(shí)，要求在設(shè)計(jì)階段，特別是版圖設(shè)計(jì)階段，考慮引起隨機(jī)成 品率損失的缺陷信息，并根據(jù)該信息改進(jìn)設(shè)計(jì)，減...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。
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