采用單根Serdes擴(kuò)展物理接口的架構(gòu)、其控制方法及控制系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及網(wǎng)絡(luò)通信領(lǐng)域，尤其涉及一種采用單根Serdes擴(kuò)展物理接口的架構(gòu)、其控制方法及控制系統(tǒng)。
【背景技術(shù)】
[0002]在IEEE802.1lac標(biāo)準(zhǔn)及產(chǎn)品的普及后，無(wú)線的傳輸速率有了極大的提高；目前符合IEEE 802.1lac(Wavel)標(biāo)準(zhǔn)的AP產(chǎn)品單頻傳輸速率已超過(guò)IGbps，隨著下一代無(wú)線通信局域網(wǎng)標(biāo)準(zhǔn)IEEE 802.1 lac(Wave2)的提出，無(wú)線網(wǎng)絡(luò)理論傳輸速率將達(dá)到6.9Gbps，相應(yīng)的，目前接入點(diǎn)和交換機(jī)之間的IGbps速率顯然不足；為了沿用Cat5E/Cat6的線纜基礎(chǔ)設(shè)施，業(yè)界以及IEEE802.3相繼提出了 2.5G和5G的以太網(wǎng)技術(shù)標(biāo)準(zhǔn)以及開(kāi)發(fā)計(jì)劃，定義了2.5G/5G Base-T PHY的鏈路側(cè)物理層實(shí)現(xiàn)方式。
[0003]如圖1所示，現(xiàn)有技術(shù)中2.5GBase-T PHY的鏈路側(cè)物理層架構(gòu);該實(shí)施方式中，將傳統(tǒng)的系統(tǒng)MAC與2.5G Base-T PHY基于56101的16連接接口嫩(:/?05/561(^8速率升頻2.5倍，如此，以實(shí)現(xiàn)對(duì)線路側(cè)單個(gè)2.5G端口的支持，然而，該實(shí)施方式中，由于100Base-X 8b/1b編解碼數(shù)據(jù)位寬限制，IG Mac與Pcs難以超頻5倍支持5G的傳輸速率，限制新技術(shù)的使用以及發(fā)展。
[0004]所述MAC的英文全稱為Media Access Control Ier，所述PHY的英文全稱為:physical Layer0
[0005]進(jìn)一步的，如圖2所示，現(xiàn)有技術(shù)中可以支持2.5G/5GBase-T PHY的鏈路側(cè)物理層架構(gòu);該實(shí)施方式中，基于1GBase-R以太網(wǎng)接口，采用1G的MAC/PCS/Serdes支持1G速率，同時(shí)，在發(fā)送方向上增加復(fù)制單元，在接收方向上增加采樣單元，以實(shí)現(xiàn)對(duì)線路側(cè)單個(gè)2.5G或單個(gè)5G端口的支持;例如:PHY線路側(cè)為2.5G端口，則系統(tǒng)側(cè)與系統(tǒng)MAC連接時(shí)，對(duì)于XGMII發(fā)送方向的數(shù)據(jù)單元會(huì)復(fù)制4份發(fā)送出去，而接收方向則每4份數(shù)據(jù)單元采樣一個(gè)有效數(shù)據(jù)傳給上層MAC單元，該實(shí)施方式復(fù)用1G以太網(wǎng)接口 ；相應(yīng)的，PHY線路側(cè)為5G端口時(shí)，則對(duì)數(shù)據(jù)復(fù)制2份或?qū)γ?份數(shù)據(jù)單元采樣一個(gè)有效數(shù)據(jù)傳遞，在此不做詳細(xì)贅述;然而，該實(shí)施方式中，對(duì)于多個(gè)2.5G/5G的交換設(shè)備，ASIC芯片與PHY會(huì)有多條1G物理連接，例如:線路側(cè)需要支持4個(gè)2.5G端口時(shí)，ASIC芯片與PHY之間需要設(shè)計(jì)4條1G物理連接通路，如此，增加了PCB設(shè)計(jì)的難度與成本。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種采用單根Serdes擴(kuò)展物理接口的架構(gòu)、其控制方法。
[0007]為實(shí)現(xiàn)上述目的之一，本發(fā)明一實(shí)施方式提供一種采用單根Serdes擴(kuò)展物理接口的架構(gòu)，
所述架構(gòu)包括:系統(tǒng)芯片以及與所述系統(tǒng)芯片交換數(shù)據(jù)的PHY芯片；
所述系統(tǒng)芯片包括:系統(tǒng)芯片發(fā)送鏈路以及系統(tǒng)芯片接收鏈路； 所述PHY芯片包括:與所述系統(tǒng)芯片交換數(shù)據(jù)的系統(tǒng)側(cè)發(fā)送接收單元以及線路側(cè)發(fā)送接收單元；
所述線路側(cè)發(fā)送接收單元包括至少兩個(gè)線路側(cè)傳輸端口 ；
所述系統(tǒng)芯片發(fā)送鏈路包括:與所述線路側(cè)傳輸端口數(shù)量及帶寬均相同的MAC發(fā)送單元，分別對(duì)應(yīng)每個(gè)MAC發(fā)送單元設(shè)置的64B/66B編碼單元，同時(shí)匹配每個(gè)64B/66B編碼單元且依次設(shè)置的通道分配選擇器、加擾單元、變速器單元、以及與所述系統(tǒng)芯片接收鏈路復(fù)用的Serdes發(fā)送接收單元；
所述系統(tǒng)芯片接收鏈路包括:與所述線路側(cè)傳輸端口數(shù)量及帶寬均相同的MAC接收單元，分別對(duì)應(yīng)每個(gè)MAC接收單元設(shè)置的64B/66B解碼單元，同時(shí)匹配每個(gè)64B/66B解碼單元且依次設(shè)置的通道重組選擇器、解擾單元、字對(duì)齊單元、以及與所述系統(tǒng)芯片發(fā)送鏈路復(fù)用的Serdes發(fā)送接收單元；
其中，通過(guò)所述Serdes發(fā)送接收單元與所述PHY芯片的系統(tǒng)側(cè)發(fā)送接收單元交換數(shù)據(jù)。
[0008]作為本實(shí)施方式的進(jìn)一步改進(jìn)，所述系統(tǒng)芯片發(fā)送鏈路還包括:分別設(shè)置于每個(gè)MAC發(fā)送單元和64B/66B編碼單元之間的數(shù)據(jù)復(fù)制單元；
所述系統(tǒng)芯片接收鏈路還包括:分別設(shè)置于每個(gè)線路側(cè)傳輸端口和64B/66B解碼單元之間的數(shù)據(jù)采樣單元。
[0009]作為本實(shí)施方式的進(jìn)一步改進(jìn)，所述Serdes發(fā)送接收單元的速率為10G，所述線路側(cè)傳輸端口的數(shù)量為4個(gè)，其傳輸帶寬為2.5G;
或所述Serdes發(fā)送接收單元的速率為1G，所述線路側(cè)傳輸端口的數(shù)量為2個(gè)，其傳輸帶寬為5G;
或所述Serdes發(fā)送接收單元的速率為25G，所述線路側(cè)傳輸端口的數(shù)量為8個(gè)，其傳輸帶寬為2.5G;
或所述Serdes發(fā)送接收單元的速率為25G，所述線路側(cè)傳輸端口的數(shù)量為4個(gè)，其傳輸帶寬為5G。
為實(shí)現(xiàn)上述目的之一，本發(fā)明一實(shí)施方式提供一種采用單根Serdes擴(kuò)展物理接口的架構(gòu)的控制方法，所述方法包括:
系統(tǒng)芯片發(fā)送鏈路發(fā)送數(shù)據(jù)過(guò)程中，
每個(gè)MAC發(fā)送單元均獨(dú)立發(fā)送數(shù)據(jù)；
將每個(gè)MAC發(fā)送單元發(fā)送的數(shù)據(jù)進(jìn)行獨(dú)立進(jìn)行64B/66B編碼后，按照MAC發(fā)送單元地址排列順序合并分配到一條物理鏈路上；
將合并后的數(shù)據(jù)進(jìn)行加擾操作后，通過(guò)Serdes發(fā)送接收單元發(fā)送；
系統(tǒng)芯片接收鏈路接收數(shù)據(jù)過(guò)程中，
將通過(guò)Serdes發(fā)送接收單元后的多路數(shù)據(jù)分別進(jìn)行解擾操作后，將其恢復(fù)重組為與線路側(cè)傳輸端口數(shù)量相同的多路數(shù)據(jù)，并將多路數(shù)據(jù)依次進(jìn)行獨(dú)立的64B/66B解碼后，對(duì)應(yīng)發(fā)送到各個(gè)MAC接收單元。
[0010]作為本實(shí)施方式的進(jìn)一步改進(jìn)，系統(tǒng)芯片發(fā)送鏈路發(fā)送數(shù)據(jù)過(guò)程中，所述方法還包括:
判斷發(fā)送數(shù)據(jù)的速率是否等于所述MAC發(fā)送單元的帶寬，若是，所述數(shù)據(jù)復(fù)制單元透?jìng)鲾?shù)據(jù)； 若否，將發(fā)送的數(shù)據(jù)經(jīng)所述數(shù)據(jù)復(fù)制單元復(fù)制X份后，再進(jìn)行傳遞，所述X等于當(dāng)前鏈路占據(jù)Serdes發(fā)送接收單元的帶寬/MAC發(fā)送單元的當(dāng)前速率。
[0011]作為本實(shí)施方式的進(jìn)一步改進(jìn)，系統(tǒng)芯片接收鏈路接收數(shù)據(jù)過(guò)程中，
所述方法還包括:
判斷解碼后的數(shù)據(jù)的速率是否等于線路側(cè)傳輸端口的帶寬，若是，所述數(shù)據(jù)接收單元透?jìng)鲾?shù)據(jù)；
若否，將解碼后的X份數(shù)據(jù)經(jīng)所述數(shù)據(jù)采樣單元采樣一份后，再進(jìn)行傳遞。
[0012]作為本實(shí)施方式的進(jìn)一步改進(jìn)，所述方法還包括:
系統(tǒng)芯片發(fā)送鏈路發(fā)送數(shù)據(jù)過(guò)程中，
第一個(gè)發(fā)送數(shù)據(jù)的MAC發(fā)送單元中傳遞的數(shù)據(jù)經(jīng)過(guò)編碼后，將其替換為系統(tǒng)預(yù)設(shè)代碼后，再將每個(gè)經(jīng)過(guò)編碼后的數(shù)據(jù)合并分配到一條物理鏈路上進(jìn)行傳遞；
線路側(cè)接收鏈路系統(tǒng)芯片接收鏈路接收數(shù)據(jù)過(guò)程中，
將所述系統(tǒng)預(yù)設(shè)代碼替換為原始數(shù)據(jù)后，在將一條物理鏈路上的數(shù)據(jù)恢復(fù)重組為與線路側(cè)傳輸端口數(shù)量相同的多路數(shù)據(jù)進(jìn)行解碼輸出。
[0013]為實(shí)現(xiàn)上述目的之一，本發(fā)明一實(shí)施方式提供一種采用單根Serdes擴(kuò)展物理接口的架構(gòu)的控制系統(tǒng)，所述系統(tǒng)包括:數(shù)據(jù)發(fā)送模塊，數(shù)據(jù)處理模塊，以及數(shù)據(jù)接收模塊；
數(shù)據(jù)發(fā)送模塊用于使每個(gè)MAC發(fā)送單元均獨(dú)立發(fā)送數(shù)據(jù)；
數(shù)據(jù)接收模塊用于使每個(gè)MAC接收單元均獨(dú)立接收數(shù)據(jù)；
系統(tǒng)芯片發(fā)送鏈路發(fā)送數(shù)據(jù)過(guò)程中，
數(shù)據(jù)處理模塊用于將每個(gè)MAC發(fā)送單元發(fā)送的數(shù)據(jù)進(jìn)行獨(dú)立進(jìn)行64B/66B編碼后，按照MAC發(fā)送單元地址排列順序合并分配到一條物理鏈路上；
將合并后的數(shù)據(jù)進(jìn)行加擾操作后，通過(guò)Serdes發(fā)送接收單元發(fā)送；
系統(tǒng)芯片發(fā)送鏈路接收數(shù)據(jù)過(guò)程中，
所述數(shù)據(jù)處理模塊還用于:將通過(guò)Serdes發(fā)送接收單元后的多路數(shù)據(jù)分別進(jìn)行解擾操作后，將其恢復(fù)重組為與線路側(cè)傳輸端口數(shù)量相同的多路數(shù)據(jù)，并將多路數(shù)據(jù)依次進(jìn)行獨(dú)立的64B/66B解碼后，對(duì)應(yīng)發(fā)送到各個(gè)MAC接收單元。
[0014]作為本實(shí)施方式的進(jìn)一步改進(jìn)，系統(tǒng)芯片發(fā)送鏈路發(fā)送數(shù)據(jù)過(guò)程中，所述數(shù)據(jù)處理模塊還用于:
判斷發(fā)送數(shù)據(jù)的速率是否等于所述MAC發(fā)送單元的