一種交換機設備中fpga在線升級方法、裝置和系統的制作方法
【專利說明】
【技術領域】
[0001]本發(fā)明涉及交換機技術領域，特別是涉及一種交換機設備中FPGA在線升級系統、一種具有FPGA在線升級功能的交換機和一種交換機設備中FPGA在線升級方法。
【【背景技術】】
[0002]隨著信息化、電子政務及智慧城市的推進，電信、金融、政府和教育等大型行業(yè)信息化工程的開展，寬帶城域網建設力度逐步加大，促進電信級以太網交換機市場快速增長，同時客戶對交換機設備的功能、性能方面的要求也越來越高。為了滿足市場和客戶對電信級以太網交換機設備可靠性方面的要求，在實現方案中使用到一片或多片的FPGA芯片，進行算法調度、信號控制處理等功能。目前以往工程應用中，因客戶新增功能需求或網絡穩(wěn)定性因素，需對FPGA程序進行版本升級，整個升級過程需將設備開蓋，影響已經布置好的網絡拓撲，且升級過程耗時較長。對于設備中運用到的FPGA(或含有JTAG接口的其它)芯片，特別是多片FPGA(CPLD)芯片沒有很好的支持在線升級的方案。
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【發(fā)明內容】
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[0003]本發(fā)明要解決的技術問題是克服現有技術中升級交換機中FPGA芯片復雜的問題，提供可以在線升級FPGA (CPLD)的交換機設備，由于所述FPGA和CPLD在升級方法中近似，因此，本發(fā)明各實施例中為了描述簡潔，都只采用FPGA來做升級對象。
[0004]本發(fā)明進一步要解決的技術問題是提供一種交換機設備中FPGA在線升級系統、對應的交換機以及相應的方法。具體的:
[0005]一方面，本發(fā)明實施例提供了一種交換機設備中FPGA在線升級系統，包括交換機和FPGA編譯平臺，其中，交換機包括CPU處理器、一片或者多片FPGA、存儲器、網絡接口，具體的:
[0006]所述FPGA編譯平臺將升級內容轉換為能夠在FPGA中可編譯文件；并通過互聯網將攜帶所述可編譯文件的升級包發(fā)送到所述交換機的網絡接口 ；所述交換機的CPU處理器從所述網絡接口中獲取升級包，并存儲于所述存儲器中；所述CPU處理器解析所述升級包，并根據解析結果定位需要進行升級的FPGA ;所述CPU處理器通過與各FPGA構成的菊花鏈，將所述可編譯文件通過測試數據輸入接口 TDI下發(fā)到相應FPGA完成升級。
[0007]優(yōu)選的，所述CPU處理和所述一片或者多片FPGA構成菊花鏈，具體包括:所述CPU處理器分配4個通用輸入/輸出口 GP1分別作為測試輸入時鐘接口 TCK0、測試模式選擇接口 TMS0、測試數據輸入接口 TD10、測試數據輸出接口 TD00，其中，所述測試輸入時鐘接口TCK0、測試模式選擇接口 TMSO以并聯方式連接所述一片或者多片FPGA中的測試輸入時鐘接口和測試模式選擇接口 ；以串聯方式連接CPU處理器和各FPGA芯片的測試數據輸入接口、測試數據輸出接口，所述串聯方式具體為串聯鏈上前一節(jié)點的測試數據輸入接口對接串聯鏈上后一節(jié)點測試數據輸出接口 ；所述測試數據輸出接口 TD1與所述串聯鏈最后一節(jié)點的測試數據輸出接口相連。
[0008]優(yōu)選的，所述FPGA編譯平臺將升級內容轉換為能夠在FPGA中可編譯文件，具體包括:FPGA邏輯平臺通過編譯綜合生成JIC文件；所述FPGA編譯平臺，通過JTAG掃描接口掃描出設備上面所有待升級的FPGA芯片，生成鏈描述文件CDF ;所述FPGA編譯平臺將所述JIC文件和CDF文件轉換為JBC文件，以便所述交換機根據所述JBC文件升級相應的FPGA。
[0009]優(yōu)選的，所述FPGA編譯平臺將所述JIC文件和CDF文件轉換為JBC文件，具體包括:
[0010]所述FPGA編譯平臺打開所述CDF文件，并加載JIC文件，并轉換成JBC文件；以便所述CPU處理器在接收到攜帶所述JBC文件的升級包時，能夠解析出所述JBC文件的CDF文件，通過解析所述菊花鏈轉發(fā)給匹配的FPGA芯片，由所述FPGA芯片解析所述JBC文件中的JIC文件內容來完成所述FPGA的升級。
[0011]另一方面，本發(fā)明實施例還提供了一種具有FPGA在線升級功能的交換機，所述交換機包括CPU處理器、一片或者多片FPGA，具體的:
[0012]所述CPU處理器分配4個通用輸入/輸出口 GP1分別作為測試輸入時鐘接口TCK0、測試模式選擇接口 TMS0、測試數據輸入接口 TD10、測試數據輸出接口 TD00，其中，所述測試輸入時鐘接口 TCK0、測試模式選擇接口 TMSO以并聯方式連接所述一片或者多片FPGA中的測試輸入時鐘接口和測試模式選擇接口；以串聯方式連接CPU處理器和各FPGA芯片的測試數據輸入接口、測試數據輸出接口，所述串聯方式具體為串聯鏈上前一節(jié)點的測試數據輸入接口對接串聯鏈上后一節(jié)點測試數據輸出接口 ；所述測試數據輸出接口TDOO與所述串聯鏈最后一節(jié)點的測試數據輸出接口相連。
[0013]優(yōu)選的，還包括存儲器、網絡接口，所述存儲器和網絡接口分別和所述CPU處理器相連，具體的:
[0014]所述網絡接口用于接收FPGA編譯平臺發(fā)送過來的升級包；所述存儲器用于存儲各FPGA的加載程序，還用于存儲所述網絡接口接收到的升級包。
[0015]優(yōu)選的，所述交換機還包括:一片或者多片FPGA或CPLD。
[0016]除此之外，本發(fā)明實施例還提供了一種交換機設備中FPGA在線升級方法，所述交換機設備具有權利要求5所述的結構，具體的:
[0017]CPU處理器通過解析提取接收到的升級包JBC文件中攜帶的⑶F文件內容；所述CPU處理器通過所述測試模式選擇接口 TMSO向各FPJG發(fā)送進入JTAG模式；所述CPU處理器通過測試輸入時鐘接口 TCKO輸入編程時鐘信號，并通過TDOO 口向JTAG菊花鏈中下一節(jié)點的FPGA發(fā)送用于升級的JBC文件JTAG菊花鏈中各FPGA校驗所述JBC文件，若所述JBC文件的目標地址并非自己，則透傳將所述編譯代碼透傳給所述JTAG菊花鏈中下一個FPGA節(jié)點，直到所述編譯代碼到達目標JTAG節(jié)點，并完成軟件升級。
[0018]優(yōu)選的，所述JTAG菊花鏈具體包括:所述CPU處理器分配4個通用輸入/輸出口GP1分別作為測試輸入時鐘接口 TCK0、測試模式選擇接口 TMS0、測試數據輸入接口 TD10、測試數據輸出接口 TD00，其中，所述測試輸入時鐘接口 TCK0、測試模式選擇接口 TMSO以并聯方式連接所述一片或者多片FPGA中的測試輸入時鐘接口和測試模式選擇接口 ；以串聯方式連接CPU處理器和各FPGA芯片的測試數據輸入接口、測試數據輸出接口，所述串聯方式具體為串聯鏈上前一節(jié)點的測試數據輸入接口對接串聯鏈上后一節(jié)點測試數據輸出接口 ；所述測試數據輸出接口 TD1與所述串聯鏈最后一節(jié)點的測試數據輸出接口相連。
[0019]優(yōu)選的，所述方法還包括:所述CPU處理器，在完成所有FPGA芯片的升級操作后，向FPGA編譯平臺返回升級成功消息。
[0020]與現有技術相比，本發(fā)明的有益效果在于:本發(fā)明提供的在線升級系統相比較現有技術需要打開交換機盒才能完成的升級方式更為方便和高效。
【【附圖說明】】
[0021]圖1是本發(fā)明實施例提供的一種交換機設備中FPGA在線升級系統結構示意圖；
[0022]圖2是本發(fā)明實施例提供的一種具有FPGA在線升級功能的交換機結構示意圖；
[0023]圖3是本發(fā)明實施例提供的一種交換機設備中FPGA在線升級方法的流程示意圖；
[0024]圖4是本發(fā)明實施例提供的一種交換機設備中FPGA在線升級方法的流程示意圖；
[0025]圖5是本發(fā)明實施例提供的一種交換機設備中FPGA在線升級方法的流程示意圖。【【具體實施方式】】
[0026]為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白，以下結合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0027]此外，下面所描述的本發(fā)明各個實施方式中所涉及到的技術特征只要彼此之間未構成沖突就可以相互組合。
[0028]實施例1:
[0029]本發(fā)明實施例提供了一種交換機設備中FPGA在線升級系統，包括交