一種基于fpga的多格式視頻序列產(chǎn)生系統(tǒng)及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及視頻序列領(lǐng)域，特別涉及一種基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)及方法。
【背景技術(shù)】
[0002]視覺是人類最重要的感覺，也是人類獲取信息的主要來源，視頻圖像信息具有直觀、具體、生動等特點(diǎn)，并且包含的信息量很大。所有顯示設(shè)備要想顯示視頻圖像，就離不開視頻時序，只有正確的視頻同步時序給到顯示器，才能讓顯示器正常顯示。
[0003]現(xiàn)有技術(shù)中，一般是利用顯卡GPU或者專用顯示芯片來產(chǎn)生視頻時序的。顯卡GPU具有靈活的特性，能按照顯示器最佳分辨率輸出相應(yīng)的時序，但是價格高昂，成本較高。專用顯示芯片往往根據(jù)某些特殊應(yīng)用，針對某種分辨率做一個單獨(dú)的時序，或者針對某幾種分辨率做選擇輸出，一般支持Progressive (逐行掃描)格式輸出的不支持Interlaced (隔行掃描)格式輸出，不具備通用性。

【發(fā)明內(nèi)容】

[0004]本發(fā)明要解決的技術(shù)問題在于，針對現(xiàn)有技術(shù)的上述成本較高、不具備通用性的缺陷，提供一種成本較低、通用性較強(qiáng)的基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)及方法。
[0005]本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:構(gòu)造一種基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)，包括命令鍵盤、顯示屏、控制單元、時鐘芯片、驅(qū)動芯片、FPGA和顯示設(shè)備；所述控制單元分別與所述命令鍵盤、顯示屏、時鐘芯片、驅(qū)動芯片和FPGA連接，用于通過對所述命令鍵盤和顯示屏的控制實(shí)現(xiàn)人機(jī)交互，利用IIC總線對所述時鐘芯片和驅(qū)動芯片進(jìn)行配置，通過串口向所述FPGA發(fā)送分辨率信息，控制整個系統(tǒng)；所述顯示屏用于顯示當(dāng)前分辨率或顯示菜單供使用者選擇相應(yīng)的分辨率；所述時鐘芯片根據(jù)所述控制單元發(fā)送過來的寄存器配置信息，輸出各種分辨率所需的像素時鐘并發(fā)送到所述FPGA ;所述FPGA根據(jù)所述分辨率信息和像素時鐘產(chǎn)生出視頻時序；所述驅(qū)動芯片將所述FPGA輸出的相應(yīng)分辨率的同步信號和像素時鐘打包成TMDS信號，驅(qū)動所述顯示設(shè)備進(jìn)行顯示。
[0006]在本發(fā)明所述的基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)中，所述串口為UART接口，所述控制單元通過IIC接口分別對所述時鐘芯片和驅(qū)動芯片進(jìn)行配置。
[0007]在本發(fā)明所述的基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)中，所述同步信號包括行同步信號、場同步信號和有效顯示數(shù)據(jù)選通信號，所述驅(qū)動芯片輸出的TMDS信號是標(biāo)準(zhǔn)的HDMI/DVI信號格式。
[0008]在本發(fā)明所述的基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)中，所述驅(qū)動芯片與所述顯示設(shè)備通過HDMI/DVI線纜連接，所述HDMI/DVI線纜有DDC通道，所述驅(qū)動芯片通過IIC協(xié)議讀取所述顯示設(shè)備的EDID信息，并將所述EDID信息存儲在其內(nèi)部的RAM中。
[0009]在本發(fā)明所述的基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)中，所述FPGA包括參數(shù)調(diào)取模塊和時序產(chǎn)生模塊；所述參數(shù)調(diào)取模塊根據(jù)所述分辨率信息，從庫文件中調(diào)用相應(yīng)分辨率的各個參數(shù)傳遞給所述時序產(chǎn)生模塊，所述時序產(chǎn)生模塊接根據(jù)相應(yīng)的參數(shù)產(chǎn)生對應(yīng)的時序。
[0010]在本發(fā)明所述的基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)中，所述控制單元包括主控MCU和輸出板MCU ;所述主控MCU分別與所述命令鍵盤和顯示屏連接，用于通過對所述命令鍵盤和顯示屏的控制實(shí)現(xiàn)人機(jī)交互，控制整個系統(tǒng)；所述輸出板MCU分別與所述主控MCU、時鐘芯片、驅(qū)動芯片和FPGA連接，用于利用IIC總線對所述時鐘芯片和驅(qū)動芯片進(jìn)行配置，通過串口向所述FPGA發(fā)送分辨率信息，控制整個輸出系統(tǒng)。
[0011]在本發(fā)明所述的基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)中，所述命令鍵盤自帶鍵盤驅(qū)動芯片，所述顯示屏為自帶字庫型LCD顯示屏，所述分辨率信息為八位二進(jìn)制數(shù)據(jù)。
[0012]本發(fā)明還涉及一種基于FPGA的多格式視頻序列產(chǎn)生方法，包括如下步驟:
[0013]A)判斷是自動輸出顯示設(shè)備支持的最佳分辨率還是根據(jù)用戶選擇輸出相應(yīng)分辨率，如是自動輸出顯示設(shè)備支持的最佳分辨率，則執(zhí)行步驟B);否則，執(zhí)行步驟F);
[0014]B)當(dāng)驅(qū)動芯片連接顯示設(shè)備后，所述驅(qū)動芯片通過HDMI/DVI線纜的DDC通道，自動讀取所述顯示設(shè)備的EDID信息，并將其存儲在所述驅(qū)動芯片內(nèi)部的RAM中；
[0015]C)輸出板MCU通過IIC接口訪問所述驅(qū)動芯片的RAM，獲取所述顯示設(shè)備的EDID并對其進(jìn)行分析，得到所述顯示設(shè)備的最佳分辨率；
[0016]D)所述輸出板MCU根據(jù)視頻標(biāo)準(zhǔn)的規(guī)定，以及對應(yīng)所述顯示設(shè)備的最佳分辨率，通過Iic接口配置時鐘芯片，使其輸出所述最佳分辨率對應(yīng)的像素時鐘，同時通過UART接口向FPGA發(fā)送分辨率信息；
[0017]E)所述FPGA在系統(tǒng)時鐘作用下，接收從所述UART接口發(fā)送過來的分辨率信息后，從與*.bit文件一起下載到FPGA的RAM中的庫文件中選擇相應(yīng)的分辨率參數(shù)，并根據(jù)所述時鐘芯片輸入給所述FPGA的像素時鐘，產(chǎn)生出相應(yīng)的分辨率的同步信號，同時輸出所述像素時鐘；
[0018]F)進(jìn)入根據(jù)用戶選擇輸出相應(yīng)分辨率的流程。
[0019]在本發(fā)明所述的基于FPGA的多格式視頻序列產(chǎn)生方法中，所述步驟F)進(jìn)一步包括:
[0020]Fl)在菜單中選擇分辨率設(shè)置，用戶選擇一種需要輸出的分辨率，并選擇要設(shè)置的輸出板卡，按下Enter鍵；
[0021]F2)主控MCU或輸出板MCU通過IIC接口查詢鍵盤驅(qū)動芯片的相應(yīng)寄存器后，得知選擇的分辨率以及設(shè)置的輸出板卡信息；
[0022]F3)所述主控MCU通過CAN總線將鍵盤輸入命令發(fā)送到輸出板MCU，經(jīng)所述輸出板MCU解析后選擇一種配置，并通過IIC接口配置所述時鐘芯片，同時通過UART接口向所述FPGA發(fā)送相應(yīng)的分辨率信息；或者所述輸出板MCU檢測到鍵盤輸入命令后，直接選擇相應(yīng)的時鐘頻率配置，通過IIC接口配置時鐘芯片，同時通過UART接口向所述FPGA發(fā)送分辨率信息，返回步驟E)。
[0023]在本發(fā)明所述的基于FPGA的多格式視頻序列產(chǎn)生方法中，所述視頻標(biāo)準(zhǔn)包括VESA標(biāo)準(zhǔn)、CEA861標(biāo)準(zhǔn)和SMPTE標(biāo)準(zhǔn)。
[0024]實(shí)施本發(fā)明的基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)及方法，具有以下有益效果:由于使用控制單元、時鐘芯片、驅(qū)動芯片、FPGA和顯示設(shè)備；控制單元利用IIC總線對時鐘芯片和驅(qū)動芯片進(jìn)行配置，通過串口向FPGA發(fā)送分辨率信息；時鐘芯片根據(jù)不同的寄存器配置輸出不同的時鐘頻率，同時根據(jù)控制單元發(fā)送過來的控制命令信息，輸出各種分辨率所需的像素時鐘并發(fā)送到FPGA ;FPGA根據(jù)分辨率信息和像素時鐘產(chǎn)生出視頻時序；驅(qū)動芯片將FPGA輸出的相應(yīng)分辨率的同步信號和像素時鐘打包成TMDS信號，驅(qū)動顯示設(shè)備進(jìn)行顯示，其能產(chǎn)生多種格式的視頻序列，且不再使用昂貴的顯卡GPU，所以其成本較低、通用性較強(qiáng)。
【附圖說明】
[0025]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0026]圖1為本發(fā)明基于FPGA的多格式視頻序列產(chǎn)生系統(tǒng)及方法一個實(shí)施例中系統(tǒng)的結(jié)構(gòu)示意圖；
[0027]圖2為所述實(shí)施例中FPGA的邏輯結(jié)構(gòu)示意圖；
[0028]圖3為所述實(shí)施例中參數(shù)調(diào)取模塊的運(yùn)行流程圖；
[0029]圖4為所述實(shí)施例中時序產(chǎn)生模塊的運(yùn)行流程圖；
[0030]圖5為所述實(shí)施例中基于FPGA的多格式視頻序列產(chǎn)生方法的流程圖；
[0031]圖6為所述實(shí)施例中進(jìn)入根據(jù)用戶選擇輸出相應(yīng)分辨率的流程