os (b)，Q就是sin (b)，對(duì)這兩個(gè)信號(hào)進(jìn)行組合：
[0058] cos (b), sin (b)
[0059] cos (b), -sin (b)
[0060] -cos (b), sin (b)
[0061] -cos (b), -sin (b)
[0062] 這個(gè)就是IQ信號(hào)的四相調(diào)制了。
[0063] 下面具體來(lái)闡述本發(fā)明的方案，本發(fā)明的思路是通過(guò)LTE-TDD下行同步處理單元 對(duì)下行同步碼進(jìn)行互相關(guān)性處理，來(lái)得到對(duì)上下行切換開(kāi)關(guān)的控制信號(hào)，再通過(guò)對(duì)LTE-TDD 上下行切換開(kāi)關(guān)的控制從而實(shí)現(xiàn)上下行鏈路的選擇。
[0064] 具體的，如圖1所示，一種基于LTE-TDD下行同步碼互相關(guān)性的下行同步系統(tǒng)，包 括：
[0065] 第一天線(xiàn)，用于實(shí)現(xiàn)與基站之間的信號(hào)的雙向傳輸；
[0066] 第二天線(xiàn)，用于實(shí)現(xiàn)與移動(dòng)終端之間的信號(hào)的雙向傳輸；
[0067]第一LTE-TDD上下行切換開(kāi)關(guān)，用于實(shí)現(xiàn)信號(hào)連通方式的切換；
[0068]第二LTE-TDD上下行切換開(kāi)關(guān)，用于實(shí)現(xiàn)信號(hào)連通方式的切換；
[0069] 一模數(shù)轉(zhuǎn)換處理單元，其用于將模擬中頻信號(hào)數(shù)字化；
[0070] 第一復(fù)混頻處理單元，其用于產(chǎn)生所需頻率并進(jìn)行信道混頻；
[0071] 一數(shù)字下變頻處理單元，其用于信道抽取與濾波；如圖3所示，該數(shù)字下變頻處理 單兀由一個(gè)CIC濾波器、一個(gè)補(bǔ)償濾波器和一個(gè)基帶成型濾波器構(gòu)成，CIC濾波器的輸入接 第一復(fù)混頻處理單元的輸出，CIC濾波器的輸出接補(bǔ)償濾波器的輸入，補(bǔ)償濾波器的輸出接 基帶成型濾波器的輸入，基帶成型濾波器的輸出接LTE-TDD下行同步處理單元的輸入。其 中CIC濾波器進(jìn)行16倍抽取，第二級(jí)的補(bǔ)償濾波器進(jìn)行4倍抽取，最后的基帶成型濾波器 RRC用于基帶成型，無(wú)抽??；需要注意的是，信號(hào)在經(jīng)過(guò)CIC的16倍抽取之后，對(duì)于LTE-TDD 而言，帶內(nèi)邊沿會(huì)被衰減，此時(shí)需要一個(gè)補(bǔ)償濾波器來(lái)補(bǔ)償3. 84M的帶內(nèi)衰減，使之平坦。
[0072] -LTE-TDD下行同步處理單元：其用于對(duì)下行信號(hào)進(jìn)行同步處理，以判斷下行同 步時(shí)刻；
[0073] -LTE-TDD上下行切換控制單元：根據(jù)下行同步時(shí)刻，對(duì)第一天線(xiàn)和第二天線(xiàn)進(jìn) 行開(kāi)關(guān)控制以實(shí)現(xiàn)信號(hào)連通方式的切換；
[0074] -數(shù)字上變頻處理單元，其用于將低速率基帶信號(hào)上變頻至中頻；如圖4所示，該 數(shù)字上變頻處理單元由第二補(bǔ)償濾波器和第二CIC濾波器構(gòu)成，第二補(bǔ)償濾波器的輸入接 數(shù)字下變頻處理單元的輸出，第二補(bǔ)償濾波器的輸出接第二CIC濾波器的輸入，第二CIC濾 波器的輸出接第二復(fù)混頻處理單元的輸入。
[0075] 第二復(fù)混頻處理單元，其用于產(chǎn)生所需頻率并進(jìn)行信道混頻；
[0076] -數(shù)模轉(zhuǎn)換處理單元，其用于將數(shù)字中頻信號(hào)轉(zhuǎn)為模擬輸出；
[0077] 其中，上述模塊的連接關(guān)系如下：第一天線(xiàn)和第二天線(xiàn)的信號(hào)接收端分別接至第 一LTE-TDD上下行切換開(kāi)關(guān)的信號(hào)輸入端，以將第一天線(xiàn)和第二天線(xiàn)所接收的天線(xiàn)信號(hào) 傳輸給第一LTE-TDD上下行切換開(kāi)關(guān)；第一天線(xiàn)和第二天線(xiàn)的信號(hào)發(fā)送端分別接至第二 LTE-TDD上下行切換開(kāi)關(guān)的信號(hào)輸出端，以將第二LTE-TDD上下行切換開(kāi)關(guān)輸出的信號(hào)通 過(guò)第一天線(xiàn)或第二天線(xiàn)發(fā)送出去；第一LTE-TDD上下行切換開(kāi)關(guān)的輸出端接模數(shù)轉(zhuǎn)換處理 單元的輸入端；模數(shù)轉(zhuǎn)換處理單元的輸出端接至第一復(fù)混頻處理單元的輸入端；第一復(fù)混 頻處理單元的輸出端接數(shù)字下變頻處理單元的輸入端；數(shù)字下變頻處理單元的輸出端接 LTE-TDD下行同步處理單元的輸入端和數(shù)字上變頻處理單元的輸入端；數(shù)字上變頻處理單 元的輸出端接第二復(fù)混頻處理單元的輸入端；第二復(fù)混頻處理單元的輸出端接數(shù)模轉(zhuǎn)換處 理單元的輸入端；數(shù)模轉(zhuǎn)換處理單元的輸出端接第二LTE-TDD上下行切換開(kāi)關(guān)的輸入端； LTE-TDD下行同步處理單元的輸出端接LTE-TDD上下行切換控制單元的輸入端；LTE-TDD上 下行切換控制單元的輸出端分別接第一LTE-TDD上下行切換開(kāi)關(guān)的控制端和第二LTE-TDD 上下行切換開(kāi)關(guān)的控制端，LTE-TDD上下行切換控制單元向第一LTE-TDD上下行切換開(kāi)關(guān) 和第二LTE-TDD上下行切換開(kāi)關(guān)輸出控制信號(hào)，控制第一LTE-TDD上下行切換開(kāi)關(guān)和第二 LTE-TDD上下行切換開(kāi)關(guān)的切換動(dòng)作。具體的，F(xiàn)PGA器件有兩個(gè)管腳連接到這兩個(gè)開(kāi)關(guān)，當(dāng) 管腳1輸出低電平，當(dāng)管腳2輸出高電平，為下行導(dǎo)通，當(dāng)管腳2輸出低電平，當(dāng)管腳1輸出 高電平，為上行導(dǎo)通。
[0078] 另外，數(shù)模轉(zhuǎn)換處理單元和第二LTE-TDD上下行切換開(kāi)關(guān)之間還設(shè)有功放模 塊，具體的，數(shù)模轉(zhuǎn)換處理單元的輸出端接功放模塊的輸入端，功放模塊的輸出端接第二 LTE-TDD上下行切換開(kāi)關(guān)的輸入端。該功放模塊用于實(shí)現(xiàn)功率放大。
[0079] 其中，該LTE-TDD下行同步處理單元包括：
[0080] 第一計(jì)數(shù)器模塊，其用于控制移位寄存器模塊的輸出；
[0081] 一移位寄存器模塊，其輸入端接于數(shù)字下變頻處理單元的輸出端和第一計(jì)數(shù)器模 塊的輸出端；該移位寄存器模塊的地址可讀，其至少包括用于存儲(chǔ)數(shù)字下變頻處理單元的 I路數(shù)據(jù)的第一移位寄存器模塊，以及用于存儲(chǔ)數(shù)字下變頻處理單元的Q路數(shù)據(jù)的第二移 位寄存器模塊，其中，I路數(shù)據(jù)和Q路數(shù)據(jù)各為64個(gè)；
[0082] 第二計(jì)數(shù)器模塊，用于控制LTE-TDD下行同步碼存儲(chǔ)模塊的輸出；
[0083] 一LTE-TDD下行同步碼存儲(chǔ)模塊，其輸入端接于第二計(jì)數(shù)器模塊的輸出端；其至 少包括存儲(chǔ)下行主同步碼的第一LTE-TDD下行同步碼存儲(chǔ)模塊，和存儲(chǔ)下行輔同步碼的第 二LTE-TDD下行同步碼存儲(chǔ)模塊，其中，下行主同步碼和下行輔同步碼用于互相關(guān)；下行主 同步碼和下行輔同步碼可根據(jù)協(xié)議規(guī)定數(shù)學(xué)推導(dǎo)得出；
[0084] 復(fù)數(shù)乘法器模塊，其輸入端接于移位寄存器模塊的輸出端和LTE-TDD下行同步碼 存儲(chǔ)模塊的輸出端，其用于進(jìn)行復(fù)數(shù)乘法運(yùn)算；其中，復(fù)數(shù)是指：天線(xiàn)接收到的數(shù)據(jù)通過(guò)下 變頻到零中頻分為I、Q兩路數(shù)據(jù)，I路數(shù)據(jù)為該復(fù)數(shù)的實(shí)部，Q路數(shù)據(jù)為該復(fù)數(shù)的虛部；
[0085] -累加器模塊，其輸入端接于復(fù)數(shù)乘法器模塊的輸出端，用于對(duì)移位寄存器模塊 和LTE-TDD下行同步碼存儲(chǔ)模塊中的實(shí)部數(shù)據(jù)和虛部數(shù)據(jù)分別進(jìn)行累加處理并輸出端累 加結(jié)果；其中，我們進(jìn)行數(shù)學(xué)推導(dǎo)的時(shí)候，I路數(shù)據(jù)為實(shí)部，Q路數(shù)據(jù)為虛部；
[0086] -絕對(duì)值模塊，其輸入端接于累加器模塊的輸出端，用于對(duì)累加器模塊輸出的累 加結(jié)果進(jìn)行取絕對(duì)值運(yùn)算；
[0087] 一加法器模塊，其輸入端接于絕對(duì)值模塊的輸出端，用于將絕對(duì)值模塊輸出的I 路數(shù)據(jù)和Q路數(shù)據(jù)相加，得到互相關(guān)的結(jié)果；
[0088] -下行同步判定模塊，其輸入端接于加法器模塊的輸出端，將加法器模塊輸出的 互相關(guān)結(jié)果與預(yù)設(shè)的門(mén)限值比較，并輸出判斷結(jié)果。具體的，所述下行同步判定模塊具體包 括：判斷該時(shí)刻是否為下行主同步時(shí)刻的主同步時(shí)刻判斷單元，從3個(gè)下行主同步碼中選 擇處最同步碼次數(shù)最多的主同步碼的主同步碼選擇單元，根據(jù)主同步碼選擇單元選擇的主 同步碼判斷下行輔同步時(shí)刻的輔同步時(shí)刻判斷單元，以及查找下行輔同步碼的輔同步碼查 找單元，所述主同步時(shí)刻判斷單元、主同步碼選擇單元、輔同步時(shí)刻判斷單元和輔同步碼查 找單元順次電連接。其處理過(guò)程如下：將加法器模塊輸出的互相關(guān)結(jié)果與預(yù)設(shè)的門(mén)限值比 較，首先判斷該時(shí)刻是否為下行主同步時(shí)刻，一共有3個(gè)下行主同步碼，選擇出同步碼次數(shù) 最多的一個(gè)主同步碼進(jìn)行下行輔同步時(shí)刻判斷，判斷出真正的下行輔同步碼。其中，判斷下 行主同步時(shí)刻是根據(jù)如下判斷的：當(dāng)互相關(guān)結(jié)果大于預(yù)設(shè)的門(mén)限值，則該時(shí)刻為下行主同 步時(shí)刻。
[0089] 上述模塊的連接關(guān)系如下：第一移位寄存器模塊的輸入端連接數(shù)字下變頻處理單 元的輸出端，用于接收并存儲(chǔ)數(shù)字下變頻處理單元的輸出數(shù)據(jù)，第二移位寄存器模塊的輸 入端連接第一計(jì)數(shù)器模塊的輸出端，讀取移位寄存器模塊的數(shù)據(jù)并且輸出；第一移位寄存 器模塊和第二移位寄存器模塊連接至復(fù)數(shù)乘法器模塊的輸入端；第二計(jì)數(shù)器模塊的輸出端 接LTE-TDD下行同步碼存儲(chǔ)模塊，控制LTE-TDD下行同步碼存儲(chǔ)模塊的輸出；LTE-TDD下行 同步碼存儲(chǔ)模塊的輸出端連接復(fù)數(shù)乘法器模塊的輸入端；復(fù)數(shù)乘法器模塊的輸出端連接累 加器模塊的輸入端；累加器模塊的輸出端接絕對(duì)值模塊的輸入端；絕對(duì)值模塊的輸出端接 加法器模塊的輸入端；加法器模塊的輸出端接下行同步判定模塊的輸入端，下行同步判定 模塊輸出判定結(jié)果。
[0090] 作為一個(gè)具體實(shí)施例，LTE-TDD下行同步處理單元的模塊框圖如圖2所示，地址可 讀的移位寄存器模塊設(shè)有兩個(gè)輸入端口和一個(gè)輸出端口，其中一個(gè)輸入端口設(shè)定為有用信 號(hào)的輸入端，并連接至數(shù)字下變頻處理單元的輸出端，用于接收數(shù)字下變頻處理單元的