專利名稱：用于控制異步電路間數(shù)據(jù)傳輸?shù)耐诫娐房刂破鞯闹谱鞣椒?br> 技術(shù)領(lǐng)域：
本發(fā)明涉及到一種同步電路控制器，特別是用于控制運(yùn)行在獨(dú)立時(shí)鐘下許多同步電路之間的數(shù)據(jù)傳輸?shù)耐诫娐房刂破鳌?br> 現(xiàn)有技術(shù)描述一般講，數(shù)據(jù)傳輸已廣泛用于微型計(jì)算機(jī)之間或微型計(jì)算機(jī)同其它設(shè)備之間，這些微型計(jì)算機(jī)即是運(yùn)行在獨(dú)立時(shí)鐘下的同步電路。
在這種情況下，一臺(tái)同步電路或第一同步電路中的所有數(shù)字電路按第一時(shí)鐘或該同步電路的第一相位時(shí)鐘同步操作。而在另一個(gè)或第二同步電路中，所有的數(shù)字電路按與第一相位不同的同步電路的第二相位的第二時(shí)鐘同步操作。
為進(jìn)行同步串行通信，使數(shù)據(jù)由第一個(gè)同步電路傳輸?shù)降诙€(gè)同步電路，第一個(gè)同步電路輸出一個(gè)與第一時(shí)鐘同步的第一信號(hào)；第二同步電路收到這一信號(hào)時(shí)必需能正常工作。
在常規(guī)和典型的同步串行通信中，采用第一同步電路控制器以解決這一問(wèn)題，其通信設(shè)備的框圖如圖7所示；例如，在日本專利申請(qǐng)公開(kāi)書(shū)No.8-330932中對(duì)這種設(shè)置就進(jìn)行了描述。這種采用常規(guī)的第一同步電路控制器的通信設(shè)備結(jié)構(gòu)為發(fā)送與時(shí)鐘CK1同步的數(shù)據(jù)DT的同步電路1，例如為一微型計(jì)算機(jī)；接收與時(shí)鐘CK2同步的數(shù)據(jù)DR的同步電路2，例如為另一微型計(jì)算機(jī)；以及一臺(tái)作為同步電路控制器的延遲電路101，使傳輸?shù)臄?shù)據(jù)DT產(chǎn)生定量延時(shí)，生成被接收的數(shù)據(jù)DR。
同步電路2包括一鎖存電路F21，由一觸發(fā)器構(gòu)成，以鎖存與時(shí)鐘CK2同步的數(shù)據(jù)DR。
現(xiàn)參閱圖7和數(shù)據(jù)傳輸操作時(shí)間8，描述常規(guī)同步電路控制器的操作過(guò)程。首先，同步電路2接收同步電路1發(fā)送的數(shù)據(jù)DT并將其作為被接收數(shù)據(jù)DR時(shí)，它必需接收規(guī)范的數(shù)據(jù)。在時(shí)鐘CK1和CK2具有相同頻率且其相位差已知的情況下，可在傳輸線中插入一個(gè)延時(shí)時(shí)間與相位差相應(yīng)的延遲電路103，使傳輸?shù)臄?shù)據(jù)DT產(chǎn)生相應(yīng)延時(shí)，從而產(chǎn)生預(yù)期的被接收數(shù)據(jù)DR。同步電路2中的鎖存電路F21鎖存與時(shí)鐘CK2同步的數(shù)據(jù)DR，從而可正常接收定時(shí)的數(shù)據(jù)DR，避免進(jìn)入鎖存電路F21的鎖存禁區(qū)或影線所示時(shí)鐘CK2的前沿區(qū)。
然而，存在時(shí)鐘CK1和CK2之間的相位差不可預(yù)知的情況。第一種同步通信設(shè)備不能適應(yīng)這種情況。
針對(duì)這一問(wèn)題，日本專利申請(qǐng)公開(kāi)書(shū)No.7-264175中描述了第二種常規(guī)同步電路控制器。
圖9為表示第二種常規(guī)同步電路控制器的框圖，其中與圖7共有部件的標(biāo)記和說(shuō)明同圖7一樣。第二類常規(guī)同步電路控制器包含一取樣輸入電路201，其作用在于使同步電路1按時(shí)鐘CK1同步的輸出數(shù)據(jù)DT產(chǎn)生預(yù)定數(shù)量的延時(shí)，并輸出延時(shí)數(shù)據(jù)D1、D2...DN，以取代延遲電路101；一鎖存電路202，用以鎖存與時(shí)鐘CK2同步的延時(shí)數(shù)據(jù)D1、D2、....DN，并輸出鎖存數(shù)據(jù)L1、L2、...LN；一瞬變點(diǎn)檢測(cè)器電路203，包括“異-或”電路EXOR等，EXOR電路檢測(cè)鎖存數(shù)據(jù)L1...LN相位發(fā)生翻轉(zhuǎn)的兩個(gè)瞬變點(diǎn)，并將瞬變點(diǎn)檢測(cè)信號(hào)T1...TN進(jìn)行輸出；一瞬變點(diǎn)輸出電路204，其作用在于按MSB(最大有效位)對(duì)瞬變點(diǎn)檢測(cè)信號(hào)T1...TN在一個(gè)方向上進(jìn)行順序編碼及在此方向上輸出瞬變點(diǎn)A和B；一選擇信號(hào)發(fā)生器電路205，用于檢測(cè)瞬變點(diǎn)A和B之間中心點(diǎn)的相位，并將相應(yīng)的選擇信號(hào)PC進(jìn)行輸出；以及一選擇電路206，用于選定某一延時(shí)數(shù)據(jù)D1、D2...DN作為同步數(shù)據(jù)DR，以響應(yīng)選擇信號(hào)PC的控制。
現(xiàn)參閱圖9描述第二種常規(guī)同步電路控制器的操作。取樣輸入電路201對(duì)來(lái)自同步電路1有與時(shí)鐘CK1同步的數(shù)據(jù)DT按預(yù)定時(shí)間間隔進(jìn)行延時(shí)，并將延時(shí)數(shù)據(jù)D1、D2...DN進(jìn)行輸出。鎖存電路202對(duì)每一與時(shí)鐘CK2同步的延時(shí)數(shù)據(jù)D1、D2...DN進(jìn)行鎖存，并將鎖存數(shù)據(jù)L1、L2...LN饋送至瞬變點(diǎn)檢測(cè)器電路203。瞬變點(diǎn)檢測(cè)器電路203檢測(cè)鎖存數(shù)據(jù)L1...LN的兩個(gè)瞬變點(diǎn)的幅度或由1變0和由0變1的相位翻轉(zhuǎn)點(diǎn)，并輸出瞬變點(diǎn)檢測(cè)信號(hào)T1、T2...TN。按由MSB到LSB(最低有效位)的方向進(jìn)行按序編碼，并將處于MSB側(cè)的瞬變點(diǎn)A和B輸出至選擇信號(hào)發(fā)生器電路205。選擇信號(hào)發(fā)生器電路205對(duì)瞬變點(diǎn)A和B之間中心點(diǎn)的相位進(jìn)行檢測(cè)，并將相應(yīng)的選定信號(hào)PC送至選擇電路206。選擇電路206選定某一與選擇信號(hào)PC相應(yīng)的延時(shí)數(shù)據(jù)D1、D2...DN，例如選定D4，作為同步數(shù)據(jù)DR，并將其傳送至同步電路2。
換句話說(shuō)，它檢測(cè)與數(shù)據(jù)DT的1比特寬度相應(yīng)的兩個(gè)相位翻轉(zhuǎn)點(diǎn)，檢測(cè)這些相位翻轉(zhuǎn)點(diǎn)之間中心處的相位，并將與此相位相應(yīng)的延時(shí)數(shù)據(jù)作為同步數(shù)據(jù)DR進(jìn)行輸出。
這就使得即使相位在事先未知的情況下也能準(zhǔn)確地發(fā)送和接收數(shù)據(jù)。
第一種常規(guī)同步電路控制器采用延遲電路來(lái)修正相位之間的差異，延遲電路的延時(shí)是固定的并與事先已知的第一和第二同步電路間的相位差相適應(yīng)；因此，它具有不能用于相位差未知情況下的缺陷。
第二種常規(guī)同步電路控制器試圖解決上述問(wèn)題，它對(duì)各個(gè)延時(shí)數(shù)據(jù)的兩個(gè)翻轉(zhuǎn)點(diǎn)的相位進(jìn)行檢測(cè)并將其作為相位修正的候選物，從中選定適當(dāng)?shù)囊粚?duì)作為相位修正的數(shù)據(jù)對(duì)象，確定相位修正數(shù)據(jù)對(duì)象的中心點(diǎn)并將其作為選擇信號(hào)，通過(guò)選擇信號(hào)選定某一延時(shí)數(shù)據(jù)作為相位差的修正數(shù)據(jù)。因此，其缺欠在于為進(jìn)行這些處理而使電路的尺度和規(guī)模增大。
此外，第二種常規(guī)同步電路控制器還有一個(gè)缺點(diǎn)，即它僅適合于串行數(shù)據(jù)，而不能用于并行數(shù)據(jù)的同步控制。
本發(fā)明的一個(gè)目的是提供一個(gè)同步電路控制器，它可使并行數(shù)據(jù)在許多按獨(dú)立時(shí)鐘分別同步操作的同步電路之間精確傳輸，并使電路尺度和規(guī)模的增加限止在最小的程度。
依據(jù)本發(fā)明的第一個(gè)方面，將提供一個(gè)同步電路控制器，它可將與第一時(shí)鐘第一相位同步的一級(jí)N-bit(N比特，N為整數(shù))并行數(shù)據(jù)輸出信號(hào)傳送至第二同步電路，第二同步電路通過(guò)調(diào)整第一和第二相位之間的相位差可按與第一時(shí)鐘獨(dú)立的第二時(shí)鐘第二相位而同步鎖存一級(jí)信號(hào)，并將其作為同第二時(shí)鐘同步的二級(jí)數(shù)據(jù)信號(hào)輸出?？刂破靼?br> 一個(gè)延時(shí)部件，用于將一級(jí)數(shù)據(jù)信號(hào)延遲預(yù)定延時(shí)的M倍(M為整數(shù))，并將相應(yīng)的一的級(jí)至M級(jí)延時(shí)數(shù)據(jù)進(jìn)行輸出；一個(gè)鎖存部件，用于鎖存同第二時(shí)鐘同步的一級(jí)至M級(jí)延時(shí)數(shù)據(jù)及每個(gè)一級(jí)數(shù)據(jù)信號(hào)，并輸出數(shù)據(jù)鎖存信號(hào)及一級(jí)至M級(jí)延時(shí)鎖存信號(hào)；一比較器電路，用于按延時(shí)上升順序?qū)?shù)據(jù)鎖存信號(hào)和一級(jí)到M級(jí)延時(shí)鎖存信號(hào)進(jìn)行相互比較，檢測(cè)被比較的信號(hào)之間是否匹配，并將與各比較結(jié)果相應(yīng)的一級(jí)至M級(jí)比較信號(hào)進(jìn)行輸出；以及一選擇器電路，用于響應(yīng)一級(jí)至M級(jí)比較信號(hào)的控制而選定某一數(shù)據(jù)鎖存信號(hào)和一級(jí)至(M-1)級(jí)延時(shí)鎖存信號(hào)作為二級(jí)數(shù)據(jù)信號(hào)。
依據(jù)本發(fā)明的第二個(gè)方面，一個(gè)同步電路控制器將與第一時(shí)鐘第一相位同步的一級(jí)N-bit(N為整數(shù))并行數(shù)據(jù)輸出信號(hào)傳送給第二同步電路，第二同步電路通過(guò)調(diào)整第一和第二相位之間的相位差可按與第一時(shí)鐘獨(dú)立的第二時(shí)鐘第二相位同步鎖存一級(jí)信號(hào)，并產(chǎn)生和輸出第二時(shí)鐘。該控制器包括一個(gè)延時(shí)部件，用于將與將第二時(shí)鐘相應(yīng)的第三時(shí)鐘延時(shí)預(yù)定延遲時(shí)間的M倍(M為整數(shù))，并輸出相應(yīng)的一級(jí)至M級(jí)延時(shí)時(shí)鐘；一個(gè)鎖存部件，用于鎖存與第三時(shí)鐘同步的一級(jí)數(shù)據(jù)信號(hào)及一級(jí)至M級(jí)延時(shí)時(shí)鐘，并輸出數(shù)據(jù)鎖存信號(hào)及一級(jí)到M級(jí)延時(shí)鎖存信號(hào)；一比較器電路，用于按延時(shí)升序?qū)?shù)據(jù)鎖存信號(hào)和一級(jí)至M級(jí)延時(shí)鎖存信號(hào)進(jìn)行相互比較，檢測(cè)被比較的信號(hào)之間是否匹配，并將與各比較結(jié)果相應(yīng)的一級(jí)至M級(jí)比較信號(hào)進(jìn)行輸出；以及一選擇器電路，用于響應(yīng)一級(jí)至M級(jí)比較信號(hào)的控制而選定某一第三時(shí)鐘和一級(jí)至M級(jí)延時(shí)時(shí)鐘作為第二時(shí)鐘。
參閱附圖及以下對(duì)本發(fā)明的詳細(xì)描述，可更清楚地了解本發(fā)明的上述及其它一些目的、特征和優(yōu)點(diǎn)。這里

圖1為一方框圖，表示依據(jù)本發(fā)明的同步電路控制器的第一實(shí)施例；圖2為一時(shí)序圖，表示依據(jù)實(shí)施例的同步電路控制器的操作示例；圖3為一框圖，表示依據(jù)實(shí)施例的同步電路控制器用于FTFO(先進(jìn)先出)控制電路的情況；圖4為一方框圖，表明圖1中比較器電路的配置；
圖5為一框圖，表示依據(jù)本發(fā)明的同步電路控制器的第二實(shí)施例；圖6為一時(shí)序圖，表示依據(jù)實(shí)施例的同步電路控制器的一個(gè)操作示例；圖7為一方框圖，表示第一種常規(guī)同步電路控制器的結(jié)構(gòu)示例；圖8為一時(shí)序圖，表明第一種常規(guī)同步電路控制器的一個(gè)操作示例；以及圖9為一框圖，表示第二種常規(guī)同步電路控制器的一個(gè)示例。
現(xiàn)參閱表示本發(fā)明第一實(shí)施例的框圖1，圖中所示實(shí)施例的同步電路控制器30由下述部分組成延時(shí)部件3包括延遲電路31-33，使同步電路1的輸出數(shù)據(jù)D11產(chǎn)生延時(shí)，并分別輸出延時(shí)數(shù)據(jù)D12-D14；鎖存部件4包括鎖存電路41-44，它們分別鎖存與時(shí)鐘CK2同步的數(shù)據(jù)D11-D14和輸出鎖存數(shù)據(jù)L11-L14；一比較器電路5，用于以延時(shí)上升順序比較鎖存數(shù)據(jù)L11-L14；檢測(cè)各數(shù)據(jù)間是否匹配，并輸出與各比較結(jié)果相應(yīng)的比較數(shù)據(jù)C11-C13；以及一選擇器電路6，用于響應(yīng)比較數(shù)據(jù)C11-C13的控制而選定某一個(gè)鎖存數(shù)據(jù)L11-L13作為同步數(shù)據(jù)DS并將其送至同步電路2。
現(xiàn)參閱圖1及表明每一數(shù)據(jù)在時(shí)間圖中時(shí)間關(guān)系的圖2，對(duì)實(shí)施例的操作過(guò)程作出說(shuō)明。首先，同步電路1在控制時(shí)鐘CK1進(jìn)行操作，輸出N-bit與時(shí)鐘CK1同步的并行數(shù)據(jù)D11，并將它傳送給延時(shí)部件3中的延遲電路31和鎖存部件4中的鎖存電路41。延遲電路31輸出延時(shí)數(shù)據(jù)D12，它即是按預(yù)定延遲時(shí)間d1經(jīng)過(guò)延時(shí)的輸入數(shù)據(jù)D11，并將已延時(shí)的數(shù)據(jù)饋送給鎖存部件4中的鎖存電路42及延遲電路32。延遲電路32又使延時(shí)數(shù)據(jù)D12進(jìn)一步延遲預(yù)定的延遲時(shí)間d1，并將延時(shí)數(shù)據(jù)D13進(jìn)行輸出和送至延遲電路33和鎖存部件4中的鎖存電路43。延遲電路33使延時(shí)數(shù)據(jù)D13再進(jìn)一步延遲d1，輸出延時(shí)數(shù)據(jù)D14并將其送至鎖存部件4中的鎖存電路44。每一個(gè)鎖存電路41-44在時(shí)鐘CK2進(jìn)行操作，分別保留鎖存延時(shí)數(shù)據(jù)D11-D14和輸出相應(yīng)的鎖存數(shù)據(jù)L11-L14，將它們饋送給比較器電路5，同時(shí)將鎖存數(shù)據(jù)L11-L13送至選擇器電路6。
比較器電路5由EXOR電路構(gòu)成，它按升序?qū)︽i存數(shù)據(jù)L11-L14進(jìn)行相互比較，即比較L11與L12、L12與L13及L13與L14，檢測(cè)每一對(duì)中的數(shù)據(jù)是否匹配。如果相互不匹配，即兩個(gè)數(shù)據(jù)的數(shù)值不同，例如它們?yōu)?和0，則可確定延遲時(shí)間較小的一個(gè)-例如L11和L12對(duì)中的L11-處于與時(shí)鐘CK2同步的同步電路2的接收禁區(qū)(影線區(qū))，不能接收正確的數(shù)據(jù)。比較器電路5將每一對(duì)-即鎖存數(shù)據(jù)L11與L12、L12與L13及L13與L14-的比較結(jié)果作為比較數(shù)據(jù)C11-C13進(jìn)行輸出。
選擇器電路6接收比較數(shù)據(jù)C11-C13，將其作為選擇信號(hào)SEL，選定某一個(gè)相應(yīng)數(shù)據(jù)L11-L13并將其作為同步數(shù)據(jù)DS輸出。例如，如果比較數(shù)據(jù)C12為1，，則選鎖存數(shù)據(jù)L12作為同步數(shù)據(jù)DS。
圖3框圖表示實(shí)施例用于控制FIFO(先進(jìn)先出)存儲(chǔ)器的具體情況，圖中部件與圖1部件相同者也采用同樣的標(biāo)記和說(shuō)明。參閱附圖，F(xiàn)IFO控制器電路包括接受控制的F1FO70，用于接收與時(shí)鐘CK1同步的作為輸入的接收數(shù)據(jù)DR，輸出與時(shí)鐘CK2同步的傳送數(shù)據(jù)DT；同步電路1A，它是一個(gè)在時(shí)鐘CK1操作的接收地址控制器電路，用于控制接收地址和輸出寫(xiě)地址AW；同步電路1B為在時(shí)鐘CK2操作的由計(jì)數(shù)器電路組成的發(fā)送地址控制器電路，用于輸出一讀取地址AR；以及一個(gè)按本實(shí)施例的同步電路控制器30，其作用在于管理地址AW和AR，及在同步電路1A和2A之間調(diào)整數(shù)據(jù)發(fā)送/接收的同步。
如上所述，這一同步電路控制器30包括延時(shí)部件3，由延遲電路31-33組成；鎖存部件4，由鎖存電路41-44組成；比較器電路5和選擇器電路6。
參閱表明比較器電路5結(jié)構(gòu)的框圖4，比較器電路5包括一個(gè)EXOR電路51，用于對(duì)各N-bit鎖存數(shù)據(jù)L11和L12進(jìn)行“異”操作，并輸出N-bit EXOR數(shù)據(jù)E11；一EXOR電路52，用于對(duì)N-bit鎖存數(shù)據(jù)L12和L13進(jìn)行“異或”操作，并輸出N-bit EXOR數(shù)據(jù)E12；一EXOR電路53，用于對(duì)N-bit鎖存數(shù)據(jù)L13和L14進(jìn)行“異或”操作，并輸出N-bit EXOR數(shù)據(jù)E13；N-bit或(OR)電路54，55和56，用于對(duì)一EXOR數(shù)據(jù)E11，E12和E13分別進(jìn)行“或”操作和輸出OR數(shù)據(jù)O11，O12和O13；翻轉(zhuǎn)器I51，I52和I53，用于翻轉(zhuǎn)每個(gè)OR數(shù)據(jù)O11，O12和O13，并分別輸出比較數(shù)據(jù)C11，C12和C13。
現(xiàn)參閱附圖1、2、3和4，對(duì)這一電路的操作情況進(jìn)行描述。首先，同步電路1按時(shí)鐘CK1操作，輸出N-bit與時(shí)鐘CK1同步的并行數(shù)據(jù)D11，并將其饋送給延遲電路31和鎖存電路41。在實(shí)施實(shí)施例所述的操作之后，延遲電路31輸出處時(shí)數(shù)據(jù)D12，即使數(shù)據(jù)D11延遲了d1時(shí)間；延遲電路32輸出延時(shí)數(shù)據(jù)D13，使延時(shí)數(shù)據(jù)D12進(jìn)一步延遲了d1時(shí)間，或使數(shù)據(jù)D11延遲2d1時(shí)間；延遲電路33輸出延時(shí)數(shù)據(jù)D14，使延時(shí)數(shù)據(jù)D13再進(jìn)一步延遲d1時(shí)間，或說(shuō)使數(shù)據(jù)D11延遲3d1時(shí)間；并將它們分別傳送至鎖存部件4中的鎖存電路41-44。每一個(gè)鎖存電路41-44按時(shí)鐘CK2操作，分別暫存延時(shí)數(shù)據(jù)D11-D14，分別輸出相應(yīng)的鎖存數(shù)據(jù)L11-L14，將它送至比較器電路5和將鎖存數(shù)據(jù)L11-L14送至選擇器電路6。
如上所述，延時(shí)數(shù)據(jù)D12-D14分別為在數(shù)據(jù)D11上增加了d1、2d1和3d1延時(shí)，取決于數(shù)據(jù)D11或時(shí)鐘CK1的相位與時(shí)鐘CK2的相位之間的相位差，對(duì)這些延時(shí)數(shù)據(jù)而言存在一個(gè)不能正確鎖存數(shù)據(jù)的鎖存或接收失效區(qū)△，在波幅瞬變點(diǎn)或相位翻轉(zhuǎn)點(diǎn)接近時(shí)鐘CK2的波峰前沿時(shí)，鎖存數(shù)據(jù)變成不定態(tài)。
通過(guò)將延遲時(shí)間d1設(shè)定為等于或高于接收失效區(qū)△及等于或低于時(shí)鐘CK2的L2周期，兩個(gè)或兩個(gè)以上的鎖存電路41-44可在任何時(shí)間鎖存正確的數(shù)據(jù)。
在本例中，對(duì)于鎖存數(shù)據(jù)L11而言，接收失效區(qū)△中的不定數(shù)據(jù)相當(dāng)于D3、D6和D9附近的XX；對(duì)鎖存數(shù)據(jù)L12而言，相當(dāng)于D5和D8附近的XX；對(duì)于鎖存數(shù)據(jù)L14而言，相當(dāng)于D1、D4和D7附近的XX。對(duì)于鎖存數(shù)據(jù)L13而言，不存在接收失效區(qū)。
因此，在比較鎖存數(shù)據(jù)L11和L12時(shí)，在數(shù)據(jù)D3、D6和D9中產(chǎn)生不匹配情況。類似地，鎖存數(shù)據(jù)L12和L13的比較結(jié)果表明數(shù)據(jù)D5和D8不匹配，鎖存數(shù)據(jù)L13和L14的比較結(jié)果表明數(shù)據(jù)D2，D5和D8的不匹配。
比較器電路5中的EXOR電路51對(duì)鎖存數(shù)據(jù)L11和L12進(jìn)行“異或”操作，輸出N-bit的EXOR數(shù)據(jù)E11，并將其送至OR電路54。如果鎖存數(shù)據(jù)L11和L12中每一比特的所有值完全匹配，則OR電路54輸出的OR數(shù)據(jù)O11的數(shù)值為0；如果它們不相匹配，則輸出數(shù)值為1?！盎颉睌?shù)據(jù)O11由翻轉(zhuǎn)器I51進(jìn)行翻轉(zhuǎn)，并作為比較數(shù)據(jù)C1送至選擇器電路6。也就是說(shuō)，當(dāng)所有比特信息匹配時(shí)，輸出為1；即使有1比特不匹配，輸出便為0。類似地，EXOR電路52對(duì)鎖存數(shù)據(jù)L12和L13進(jìn)行“異或”操作，通過(guò)OR電路55和翻轉(zhuǎn)器I52將它作為比較數(shù)據(jù)C2送至選擇電路6。EXOR電路53對(duì)鎖存數(shù)據(jù)L13和L14進(jìn)行“異或”操作，并將其作為比較數(shù)據(jù)C3通過(guò)OR電路56和翻轉(zhuǎn)器I53送至選擇器電路6。
在本例中，對(duì)于數(shù)據(jù)D1-D5，...而言，選擇信號(hào)SEL或比較數(shù)據(jù)C11，C12和C13為111，110，101，011，110，...。如上所述，因從鎖存數(shù)據(jù)L11-L13中選定延遲時(shí)間最小的一個(gè)作為同步數(shù)據(jù)DS，在本例中，D1，D2，D3，D3，D4，...被選定為同步數(shù)據(jù)DS進(jìn)行輸出。
同步數(shù)據(jù)DS被送至按時(shí)鐘CK2操作的同步電路2A。同步電路2A的鎖存器21A鎖存同步數(shù)據(jù)DS，并產(chǎn)生一讀取地址AR。
以上述類似的方式也可設(shè)計(jì)一個(gè)同步控制電路，用于將數(shù)據(jù)由作為發(fā)送地址控制器電路的同步電路2A變換到作為接收地址控制器電路的同步電路1A。在這種情況下，將延時(shí)數(shù)據(jù)d1的值設(shè)定為小于時(shí)鐘CK1的L1周期，大于與同步電路1A相應(yīng)的按時(shí)鐘CK1同步的鎖存電路的接收無(wú)效區(qū)。
圖5框圖表示本發(fā)明的第二實(shí)施例，其中與圖1相同的部件采用同樣的標(biāo)記。本實(shí)施例中的同步電路控制器30A與第一實(shí)施例中的不同，它由以下部分組成延時(shí)部件3A，用于對(duì)作為時(shí)鐘CK2參考時(shí)鐘的時(shí)鐘CK3進(jìn)行延時(shí)，以取代對(duì)數(shù)據(jù)D11的延時(shí)，輸出延時(shí)時(shí)鐘CD1-CD3；鎖存部件4A，用于鎖存與每個(gè)時(shí)鐘CK3和CD1-CD3同步的數(shù)據(jù)D11，輸出鎖存數(shù)據(jù)CL1-CL4；一比較器電路5A，用于按延時(shí)升序?qū)︽i存數(shù)據(jù)CL1-CL4進(jìn)行相互比較，檢測(cè)鎖存數(shù)據(jù)間是否匹配，輸出比較數(shù)據(jù)C11-C13；以及一選擇器電路6A，用于響應(yīng)比較數(shù)據(jù)C11-C13的控制而選定某一鎖存時(shí)鐘C11-C13作為時(shí)鐘CK2，并將其送至同步電路2A。
參閱圖6時(shí)間圖所示各部件中的時(shí)間關(guān)系，省略對(duì)本實(shí)施例操作情況的描述，因?yàn)樗c第一實(shí)施例中的情況相同，只是由時(shí)鐘CK3的延時(shí)取代了數(shù)據(jù)的延時(shí)，選擇與延時(shí)時(shí)鐘同步的適當(dāng)?shù)逆i存數(shù)據(jù)作為時(shí)鐘CK2。
如上所述，本發(fā)明提出的同步電路控制器由以下部分組成，一延時(shí)部件；一鎖存部件；一比較器電路，用于按延時(shí)升序?qū)︽i存信號(hào)進(jìn)行相互比較，檢測(cè)它們是否區(qū)配，輸出與檢測(cè)結(jié)果相應(yīng)的比較信號(hào)；以及一個(gè)選擇器電路，用于響應(yīng)比較信號(hào)的控制而選擇一個(gè)鎖存信號(hào)作為二級(jí)數(shù)據(jù)信號(hào)，因此而具有以下優(yōu)點(diǎn)即使在同步電路之間的相位差未知的情況下，也能以較小的電路實(shí)現(xiàn)并行數(shù)據(jù)的準(zhǔn)確傳輸。
權(quán)利要求
1.一種同步電路控制器，其特征在于它將與第一時(shí)鐘第一相位同步的一級(jí)N-bit并行數(shù)據(jù)(N為整數(shù))輸出信號(hào)發(fā)送至第二同步電路，第二同步電路通過(guò)調(diào)整所說(shuō)的第一和第二相位之間的相位差可與第二時(shí)鐘第二相位同步鎖存一級(jí)信號(hào)，并將其作為與所說(shuō)第二時(shí)鐘同步的二級(jí)數(shù)據(jù)信號(hào)輸出。所說(shuō)的控制器包括一個(gè)延時(shí)部件，用于將所說(shuō)的一級(jí)數(shù)據(jù)信號(hào)延遲預(yù)定延時(shí)的M倍(M為整數(shù))，并將相應(yīng)的一級(jí)至M級(jí)延時(shí)信號(hào)進(jìn)行輸出；一個(gè)鎖存部件，用于鎖存每個(gè)與所說(shuō)的第二時(shí)鐘同步的所說(shuō)的一級(jí)數(shù)據(jù)信號(hào)和一級(jí)至M級(jí)延時(shí)數(shù)據(jù)，并輸出數(shù)據(jù)鎖存信號(hào)及一級(jí)至M級(jí)延時(shí)鎖存信號(hào)；一個(gè)比較器電路，用于按延時(shí)升序?qū)λf(shuō)的鎖存信號(hào)及所說(shuō)的一級(jí)至M級(jí)延時(shí)鎖存信號(hào)進(jìn)行相互比較，檢測(cè)被比較信號(hào)間是否匹配，并輸出與各比較結(jié)果相應(yīng)的一級(jí)至M級(jí)比較信號(hào)；以及一個(gè)選擇器電路，用于響應(yīng)所說(shuō)的一級(jí)至M級(jí)比較信號(hào)的控制而選擇一個(gè)所說(shuō)的數(shù)據(jù)鎖存信號(hào)和所說(shuō)的一級(jí)至(M-1)級(jí)延時(shí)鎖存信號(hào)作為所說(shuō)的第二數(shù)據(jù)信號(hào)。
2.如權(quán)利要求1所述的同步電路控制器，其特征在于其中所說(shuō)的延時(shí)部件由具有所說(shuō)的延遲時(shí)間的N-bit一級(jí)至M級(jí)延遲電路組成，這們之間串聯(lián)連接。
3.如權(quán)利要求1所述的同步電路控制器，其特征在于其中所說(shuō)的比較器電路包括N-bit一級(jí)至M級(jí)“異”邏輯和電路，用于對(duì)所說(shuō)的兩個(gè)被比較信號(hào)進(jìn)行“異”邏輯求和操作，并輸出每一個(gè)一級(jí)至M級(jí)“異”邏輯和信號(hào)；以及一個(gè)邏輯和電路，用于對(duì)各個(gè)所說(shuō)的一級(jí)至M級(jí)“異”邏輯和信號(hào)的N-bit位串進(jìn)行邏輯求和，并生成所說(shuō)的一級(jí)至M級(jí)比較信號(hào)。
4.如權(quán)利要求1所述的同步電路控制器，其特征在于其中所說(shuō)的延遲時(shí)間等于或大于鎖存失效區(qū)的寬度，在鎖存失效區(qū)中在所述鎖存部件中的輸入數(shù)據(jù)的鎖存結(jié)果變?yōu)椴欢☉B(tài)，延遲時(shí)間還等于或小于所說(shuō)第二時(shí)鐘的周期。
5.一種同步電路控制器，其特征在于它將與第一時(shí)鐘第一相位同步的一級(jí)N-bit并行數(shù)據(jù)輸出信號(hào)發(fā)送至第二同步電路，第二同步電路通過(guò)調(diào)整所說(shuō)的第一和第二相位之間的相位差可與第二時(shí)鐘第二相位同步鎖存一級(jí)信號(hào)，并將其作為與所說(shuō)第二時(shí)鐘同步的二級(jí)數(shù)據(jù)信號(hào)輸出。所說(shuō)的控制器包括一個(gè)延時(shí)部件，用于將與所說(shuō)的二級(jí)數(shù)據(jù)信號(hào)相應(yīng)的第三時(shí)鐘以預(yù)定的延時(shí)時(shí)間為單位延時(shí)M倍(M為整數(shù))，并將相應(yīng)的一級(jí)至M級(jí)延時(shí)信號(hào)進(jìn)行輸出；一個(gè)鎖存部件，用于鎖存與所說(shuō)的第三時(shí)鐘同步的一級(jí)數(shù)據(jù)信號(hào)和所說(shuō)的一級(jí)至M級(jí)延時(shí)時(shí)鐘，及輸出數(shù)據(jù)鎖存信號(hào)及一級(jí)至M級(jí)延時(shí)鎖存信號(hào)；一個(gè)比較器電路，用于按延時(shí)升序?qū)λf(shuō)的數(shù)據(jù)鎖存信號(hào)和一級(jí)至M級(jí)延時(shí)鎖存信號(hào)進(jìn)行相互比較，檢測(cè)被比較信號(hào)間是否匹配，及輸出同各比較結(jié)果相應(yīng)的一級(jí)至M級(jí)比較信號(hào)；以及一個(gè)選擇器電路，用于響應(yīng)所說(shuō)的一級(jí)至M級(jí)比較信號(hào)的控制而選擇某一個(gè)所說(shuō)第三時(shí)鐘和所說(shuō)的一級(jí)至M級(jí)延時(shí)時(shí)鐘作為所說(shuō)的第二時(shí)鐘。
全文摘要
一種同步電路控制器,其包括:一延時(shí)部件,用于將數(shù)據(jù)按預(yù)定延遲時(shí)間延時(shí),輸出相應(yīng)的延時(shí)數(shù)據(jù);一個(gè)鎖存部件,用于鎖存每一個(gè)與時(shí)鐘CK2同步的數(shù)據(jù),并輸出鎖存數(shù)據(jù);一臺(tái)比較器電路,用于按延時(shí)升序分別對(duì)鎖存數(shù)據(jù)進(jìn)行相互比較;以及一個(gè)選擇器電路6,用于響應(yīng)比較信號(hào)的控制而選擇某一數(shù)據(jù)作為同步數(shù)據(jù)。
文檔編號(hào)H04L7/02GK1199967SQ9810182
公開(kāi)日1998年11月25日 申請(qǐng)日期1998年5月6日 優(yōu)先權(quán)日1997年5月8日
發(fā)明者右田貴久 申請(qǐng)人:日本電氣株式會(huì)社