專利名稱：:通訊開關系統(tǒng)的制作方法一般來說本發(fā)明涉及通訊開關系統(tǒng)，具體地說涉及到用于在各種外部設備與主控制器之間轉換并發(fā)送數(shù)字化語音、數(shù)據(jù)及信息信號的系統(tǒng)。開關轉換系統(tǒng)，例如PABX過去已被廣泛用于在局部及遠程外部設備(例如專用電話，終端和數(shù)據(jù)機)之間傳送語音與數(shù)據(jù)信號，產(chǎn)生及接收信息，或管理與外部設備之間的來往信號。信息信號通常在外部設備和一個或多個專用自動電話交換機(PABX)控制電路之間傳輸，以指示某些實時事件，例如用戶專用電話的摘機或響鈴等等。外部設備通常通過專用外部電路與PABX接口，這些電路常常包括模/數(shù)與數(shù)/模轉換器，以將語音信號數(shù)字化為脈沖編碼調(diào)制信號(PCM)。PABX制造廠商采用了各種約定或標準以簡化數(shù)字化語音與數(shù)據(jù)信號的轉換及傳輸。貝爾系統(tǒng)公司(BellSystemCompanies)提出了這樣一種約定，在技術上稱做T1載流子約定。根據(jù)T1載流子約定，數(shù)字信號分布在由24個PCM通道與數(shù)據(jù)信號組成的“幀”中。每個通道由8位數(shù)據(jù)或PCM信號組成，其信號傳輸速率約為1.544兆位/秒。因此，數(shù)字信號的一“幀”由193位構成，分為24個8位通道和一個幀位或同步位。為在PABX的主控制電路與外部設備之間傳送信息信號，需用一控制位取代在預置通道上傳輸?shù)腜CM語音信號的最低有效位。PCM信號由PABX或外部設備接收，并從連續(xù)的PCM信號中取出控制位進行裝配或重新組合以形成數(shù)字信息信號，這些信號加到一個或多個控制電路上以執(zhí)行實時事件，例如對摘機線路產(chǎn)生拔號音等等。T1載流子約定的缺點是，由于用控制位取代最低有效位，使隨機噪聲進入到PCM語音信號中。此外，PCM語音通道可用于傳輸控制位，而數(shù)據(jù)傳輸通道卻不能這樣工作，因為這常常會破壞數(shù)據(jù)信號及丟失數(shù)據(jù)的完整性。T1載流子約定的另一個缺點是，由于控制位包含在PCM信號中，因此信息信號不能獨立于PCM語音信號而傳輸。由康雷德·路易斯(ConradeLewis)于1983年6月29日申請并已轉讓給邁特爾(Mitel)公司其序號為413，426的加拿大專利申請中描述了的另一個先有技術系統(tǒng)，該系統(tǒng)使用了分離的電路，既用于語音和數(shù)據(jù)信號的轉換，又用于信息信號的轉換。根據(jù)邁特爾的發(fā)明，主要的和外部的數(shù)字開關轉換電路即開關用于在各種外部設備之間傳輸及發(fā)送PCM語音和數(shù)據(jù)信號，而另一個分離的信息開關用于在主控制電路與一個或多個外部設備的外部控制處理器之間傳輸信息信號。由于利用專用開關傳輸信息信號，邁特爾系統(tǒng)克服了T1載流子約定將隨機噪聲引入語音信號的缺點。此外，當信息信號傳輸頻繁時，例如在系統(tǒng)復位或引導等狀態(tài)時，這一專用信息開關可在短時間內(nèi)傳送大量信息信號。但是，為了實現(xiàn)專用信息開關需用到相當數(shù)量的額外電路和聯(lián)線。這些額外的電路和聯(lián)線在線路板上占相當大的面積，且花費不小，這不是人們所希望的。此外，主控制電路和外部控制處理器還要執(zhí)行接收信息信號的錯誤檢測程序，并對每一個接收到的信息信號給出回響。由于執(zhí)行時要占用大量處理器周期，故將會大大降低系統(tǒng)性能。在由布什爾(Beuscher)等人提出，并于1982年3月30日頒發(fā)給貝爾電話實驗室(BellTelephoneLaboratories)的美國專利第4,322,843號，題為“時分開關系統(tǒng)的控制信息通訊裝置”的專利中，描述了另一個先有技術的電路。布什爾的專利給出了用于交換控制信息及實現(xiàn)用戶專用電話之間通訊通道的時分開關系統(tǒng)，該系統(tǒng)具有分布式的控制處理器。每個控制信息都包含一個定義控制信息最終位置的地址段，且都在預置的時隙通道內(nèi)通過與一個對應的分布式控制處理器相連的一對相關的輸入，輸出時間多路線被傳送到分時空間分段開關(timesharedspaceclivisionswitch)上。語音表示符與控制信息在同一對線中傳輸。中央控制單元與多個外部控制單元利用選中的時間多路通道交換控制信息，其余的通道則用于傳送語音信號。每個控制信息含有多個控制字，每個控制通道在每一幀中可傳送一個控制字。根據(jù)布什爾等人的專利，一個指定通道只能定義為一對時間多路線的控制通道。例如，如果通道1定義為某一對預置時間多路線的控制通道，則其它時間多路線對都不能用通道1做控制通道。在每一個有相同數(shù)值標識作為預置定義的控制通道的時隙內(nèi)，主時間多路開關單元接收通過一條時間多路線輸出線上預置控制通道所傳輸?shù)目刂菩畔?，并將其加到開關單元的專用輸出端口上，該轉換單元與主控制分布單元的輸入端相連。同樣，在同一時隙內(nèi)，時間多路轉換單元將主控制分布單元的輸出端接至時間多路轉換單元的相應預置專用輸入端，以將另一控制信息傳送到其它時間多路線對上，以便這一控制信息由外部控制單元接收?？刂品植紗卧_定所接收的控制信息的適當最終位置，并將該信息重發(fā)回上述時間多路轉換單元的輸入端，發(fā)送時使用與最終位置單元有關的控制通道有相同數(shù)值標識的通道。由于每個外部控制單元都有唯一的與此有關的控制通道，外部控制單元的數(shù)目受到每一幀中通道數(shù)目的限制，這也就限制了系統(tǒng)的可擴展性。根據(jù)本發(fā)明給出了一種通訊系統(tǒng)，該系統(tǒng)用于通過電路開關矩陣轉換PCM語音和數(shù)據(jù)信號，建立各種外部設備和外部子系統(tǒng)之間的聯(lián)接。及實現(xiàn)電路開關矩陣中一個或多個指定通道中信息信號的傳送和接收。根據(jù)本發(fā)明的優(yōu)選實施例，通道是為適應各種不同的信息信號傳輸量而動態(tài)分配的。分配的通道通過電路開關矩陣實現(xiàn)多路傳輸，以使每個外部子系統(tǒng)可分時共享相同的通訊通道。這與布什爾等人的專利不同，在布什爾的專利中，每個外部控制單元都有一條專用的通訊通道。分配通道的時間多路傳輸特性使得可以很容易擴展與該系統(tǒng)連接的外部子系統(tǒng)的數(shù)目。這樣，與該系統(tǒng)聯(lián)接的子系統(tǒng)的數(shù)目不受幀通道數(shù)的限制，這與布什爾等人的專利中所公開的系統(tǒng)不同。信息信號是按具有錯誤檢測與問答特性的通訊協(xié)議傳輸?shù)模员ＷC信息信號的無錯誤傳輸，這就克服了先有技術邁特爾(MITEL)設備需用大量處理器時間以執(zhí)行錯誤檢測程序的缺點。此外，根據(jù)本發(fā)明所用協(xié)議，各種信息信號可級聯(lián)在一個單獨的信息包內(nèi)，這只要求主控制器或處理器給出一個回響，從而簡化了先有技術邁特爾設備所要求的費時的多重回響。由于分配全部電路轉換通道用于傳輸信息信號，本發(fā)明克服了先有技術T1載流子約定用信息信號位取代PCM信號位的缺點，這種取代會引入額外的噪聲信號。另外根據(jù)本發(fā)明，與先有技術邁特爾設備不同，不需要額外的電路及聯(lián)線即可實現(xiàn)專用信息開關。此外，由于根據(jù)本優(yōu)選實施例，每幀中分配用于傳輸信息信號的通道數(shù)可在處理器控制下動態(tài)改變，在信息信號傳輸繁忙時，如啟動或復位時等等，本發(fā)明在每幀中可以有效地傳輸大量信息信號。一般而言，本發(fā)明是一通訊系統(tǒng)，它含有用來控制語音和數(shù)據(jù)信號時間多路轉換的主控制器；用于對連接在預置時隙通道上的各種外部設備發(fā)送和從該各外部設備接收語音和數(shù)據(jù)信號的一個或多個外部子系統(tǒng)；及連接到主控制器和外部子系統(tǒng)用于在主控制器控制下在各子系統(tǒng)之間執(zhí)行語音和數(shù)據(jù)信號的時空多路轉換的電路開關矩陣。本發(fā)明還包括連接到電路開關矩陣的一個或多個外部子系統(tǒng)上的一個或多個通訊控制器，用于對外部子系統(tǒng)傳送和從該子系統(tǒng)接收網(wǎng)絡層信息信號及對其它預置時隙通道上的電路開關矩陣傳送和從該開關矩陣接收做為響應的鏈接層信息信號。另有一些通訊控制器連接到主控制器和電路開關矩陣，用于傳送與接收由一個或多個通訊控制器通過電路開關矩陣所接收與發(fā)送的鏈接層信息信號，以及用于對主控制器發(fā)送并從主控制器接收做為響應的網(wǎng)絡層信息信號，每個通訊控制器包括用于檢測信息信號發(fā)送錯誤及引起響應于此的重發(fā)信息信號的電路，由此對無錯誤信息信號的傳送與接收及語音與數(shù)據(jù)信號的傳送與接收同時起作用。更具體地說，本發(fā)明是一用于通訊系統(tǒng)的信息系統(tǒng)，該通訊系統(tǒng)包含主控制器，一個或多個外部子系統(tǒng)，及用于對在主控制器控制下在外部子系統(tǒng)之間傳輸數(shù)字語音和數(shù)據(jù)信號的時隙通道執(zhí)行時間與空間多路轉換的電路開關矩陣。該系統(tǒng)包括一個或多個連接在一個或多個外部子系統(tǒng)與電路開關矩陣上的通訊控制器，以用于對子系統(tǒng)發(fā)送和從子系統(tǒng)接收網(wǎng)絡層信息信號，及對預置時隙通道上的電路開關矩陣發(fā)送和從該開關矩陣接收做為響應的鏈接層信號。本發(fā)明最好是包括另一個連接到主控制器和電路開關矩陣的通訊控制器，用于傳送或接收由一個或多個通訊控制器通過電路開關矩陣發(fā)送或接收的鏈接層信息信號，及對主控制器發(fā)送或由主控制器接收做為響應的網(wǎng)絡層信息信號；還應包括連接在每個通訊控制器上用于檢測信息信號發(fā)送錯誤及響應于此引起重發(fā)信息信號的電路，由此對無錯誤信息信號的傳送與接收及語音和數(shù)據(jù)信號的傳送與接收同時起作用。假設對本領域的技術人員來說，這里的描述是針對他們的，他們應懂得數(shù)字電話和轉換的概念，懂得微處理器程序設計，懂得諸如模擬中繼線，模擬線性電路，數(shù)字中繼線，聲音發(fā)生器與接收器，聲音記錄電路等外部設備的結構和操作，這些外部設備通過外部電路與外部子系統(tǒng)接口。術語“電路開關”和“外部開關”是指這樣的裝置，它們用來將傳送時分數(shù)字信號的各種傳輸線轉接到其它同類型或不同類型的設備上。術語“信息信號”則指的是控制，或其他監(jiān)控或指令性信號。參考以下的詳細描述及其后的圖表，可以更好地理解本發(fā)明。其中圖1是本發(fā)明的整體方塊圖，圖2是本發(fā)明優(yōu)選實施例中電路開關矩陣部分的方塊原理圖，圖3A與3B是優(yōu)選實施例中外部開關矩陣部分的方塊圖，圖4A與4B是本發(fā)明所用基本轉換元件的方塊圖，圖5是根據(jù)本發(fā)明優(yōu)選實施例的平衡驅動器/接收器及外部開關電路的原理圖，圖6是根據(jù)本發(fā)明優(yōu)選實施例的微處理器，DMA，DRAM，通訊控制器及外部子系統(tǒng)通道分配電路的原理圖，圖7是根據(jù)本發(fā)明優(yōu)選實施例的微處理器，DMA，DRAM，通訊控制器及主控制器通道分配電路的原理圖，參見圖1，其中主控制處理器MCP1通過控制總線3與電路開關矩陣CSM5，通訊控制器電路7，直接存儲器訪問控制電路DMAC9及動態(tài)隨機存取存儲器電路DRAM11相連接。MCP1通常包括微處理器并與譯碼和控制電路相連接，下面參考圖7進一步描述其細節(jié)。電路開關矩陣CSM5通常包括各種數(shù)字交叉開關，用于實現(xiàn)相應輸入和輸出聯(lián)接之間數(shù)字信號的時間與空間開關轉換。下面參考圖2，圖4A和4B，進一步討論其細節(jié)。電路開關矩陣CSM5亦與通訊控制電路7相連接，電路7將通過DMAC9從DRAM11接收到的網(wǎng)絡層信息信號在MCP1控制下轉換為數(shù)據(jù)鏈接層信息信號，以把這些信號通過一個或多個動態(tài)分配通道上的CSM5傳送到一個或多個預置外部子系統(tǒng)BAY1…BAYN，細節(jié)如下述。也就是說，在MCP1控制下，控制電路7將通過CSM5由子系統(tǒng)所接收到的數(shù)據(jù)鏈接層信息信號轉換為網(wǎng)絡層信息信號，以便經(jīng)DMAC9存儲在DRAM11中，詳情見下述。該網(wǎng)絡層與數(shù)據(jù)鏈接層信息信號指的是如國際標準化組織(ISO)所建立的通訊協(xié)議中開放系統(tǒng)互聯(lián)參考模型的已成為公知技術的第二和第三最低層。ISO的開放系統(tǒng)互聯(lián)參考模型是具有不同廠商和不同設計的互聯(lián)系統(tǒng)的七層結構。雖然這一參考模型迄今主要是用在局部地區(qū)網(wǎng)絡領域，但根據(jù)本發(fā)明的參考模型已經(jīng)應用到了遠程通訊系統(tǒng)。外部子系統(tǒng)BAY1…BAYN，通過專用電路開關線路與CSM5相連。例如，如圖示BAY1包括外部控制處理器PCP13，通過控制總線15與各種外部電路17-19，外部電路開關21，通訊控制器23，DMAC25及DRAM27相連。外部開關21通過預置專用電路開關線路與CSM5相連，并另有若干與外部電路17-19相連的預置雙向線路。根據(jù)本發(fā)明，外部電路17-19與外部開關21之間的聯(lián)線數(shù)目比將外部開關21連接到電路開關矩陣CSM5的聯(lián)線數(shù)目多。這樣，當CSM5執(zhí)行局部矩陣功能時，外部開關21通常執(zhí)行通道分配或集聚功能，以將預置外部電路連接到與CSM5相連的專用線路。另有各種外部子系統(tǒng)(如BAYN)，通常通過專用線路與電路開關矩陣CSM5相連接。例如，BAYN包括外部控制處理器PCP29，PCP29通過控制總線31連接至外部電路33-35，外部開關37，轉換器39，DMAC41及DRAM43?？刂破?3和39的每一個與相應的外部開關21和37共享一條專用線路，這樣，控制器23和39可以直接接收信息信號，而不必先經(jīng)過相應的開關21或37。諸如數(shù)據(jù)機，專用電話等外部設備通常通過平衡電話線路與外部電路17-19(33-35)相連，以傳送語音、數(shù)據(jù)及線路狀態(tài)信號。如前所述，外部電路17-19(33-35)通常包括將模擬語音信號轉換為PCM數(shù)字信號及將PCM數(shù)字信號轉換為模擬語音信號的轉換電路，還包括用以檢測狀態(tài)信號及在控制總線15(31)上產(chǎn)生響應控制信號的線路狀態(tài)電路。PCP13(29)檢測由外部電路產(chǎn)生的控制信號，以指示如摘機，響鈴等實時事件。為解釋方便，考慮這樣一種方案，連接在外部電路17(BAY1)上的外部設備(如數(shù)據(jù)機)摘機，并向另一個連接在外部電路33(BAYN)上的數(shù)據(jù)機發(fā)送數(shù)據(jù)信號(如電子郵件信號)。首先，在撥號(或DTMF)信號之后，數(shù)據(jù)機產(chǎn)生摘機狀態(tài)信號，撥號(或DTMF)信號由外部電路17的線路狀態(tài)電路檢測。為響應接收到的狀態(tài)和撥號信號，外部電路17通過控制總線15向PCP13發(fā)出第一控制信號。其次，在PCP13控制下將信息信號在DRAM27中格式化。在DRAM27中信息格式化是在ISO參考模型的網(wǎng)絡層中實現(xiàn)的。然后，通訊控制器23開始向電路開關矩陣CSM5發(fā)送標志信號。CSM5在MCP1控制下掃描PCM線路以檢測上述標志信號，細節(jié)如下所述。檢測到標志信號后，CSM5在控制器7和23之間建立起聯(lián)系，并向控制器23發(fā)出繼續(xù)進行的標志信號。接收到繼續(xù)進行的標志信號后，控制器23通過DMAC25從DRAM27開始接收網(wǎng)絡層信息信號，并將其轉換為數(shù)據(jù)鏈接層信息信號，以便通過CSM5在動態(tài)分配的預置通道中傳送到控制器7。在優(yōu)選實施例中，數(shù)據(jù)鏈接層信息信號是按照一種變化了的高級數(shù)據(jù)鏈接控制(HDLC)協(xié)議在控制器7和23-29中格式化的。但也可以根據(jù)任何位調(diào)整的數(shù)據(jù)鏈接協(xié)議(如CCITT推薦的X.25協(xié)議)進行格式化。數(shù)據(jù)處理研究公司(DataproResearchCorporation)于1982年9月發(fā)表了題為“ISO高級數(shù)據(jù)鏈接控制(HDLC)”的文章，其中對HDLC協(xié)議的描述值得一讀。數(shù)據(jù)鏈接協(xié)議的特點是，一旦信息信號從網(wǎng)絡層(即DRAM27)傳送到鏈接層(即控制器23和7)，就可以保證對MCP1的無錯誤傳送和通過MCP1進行接收。數(shù)據(jù)鏈接協(xié)議有若干特點，如循環(huán)冗余檢查，郵包計數(shù)及重發(fā)計時等等，重發(fā)計時用于保證在信號被正確接收之前，在控制器17和23之間重發(fā)信息信號，而不需要PCP13或MCP1的額外服務。通訊控制器7從電路開關矩陣CSM5接收鏈接層信息信號，并將其再轉換為網(wǎng)絡層信號，通過DMAC9并行存儲在DRAM11中。然后MCP1讀出存儲在DRAM11中的信息信號，并在控制總線3上產(chǎn)生響應控制信號，以使CSM5在外部電路17和33之間建立起傳輸通道。通常，MCP1亦通過控制器7和CSM5對PCP13發(fā)出回響信息信號，以表示已接收到信息信號。如上所述，各種這樣的信息信號可級聯(lián)在一個單獨的鏈接層信息包中，以通過控制器7傳送給MCP1，這只要求對接收到的所有信息給出一個回響，從而克服了先有技術中邁特爾系統(tǒng)的缺點，在邁特爾系統(tǒng)中，各信息信號通過信息開關電路傳輸，對接收到的每個信號都要給出一個回響。根據(jù)前面述及的先有技術的T1系統(tǒng)，傳輸信息信號需要大量時間，因為每傳送一個PCM語音字節(jié)只能傳送信息信號中的一位。然而在本系統(tǒng)中，傳輸信息信號的PCM通道是動態(tài)分配的，這就使得可以動態(tài)控制語音，數(shù)據(jù)及信息信號的傳輸量，細節(jié)如下述。通過外部電路17從外部設備(即數(shù)據(jù)機)接收到的數(shù)據(jù)信號通過外部開關21和CSM5傳送到外部開關37，由此再傳送到外部開關33，以在屏幕上進行顯示或存儲到外部設備的存儲器中，這里的外部設備可以是接至電路33的數(shù)據(jù)機。另一方面，如果連接在電路33的外部設備忙，或其內(nèi)存已滿，則前述的數(shù)據(jù)信號(如電子郵件)可以存儲到與外部控制處理器PCP29相連的非易失存儲介質上，如軟磁盤。當啟動或引導系統(tǒng)時，通常要求將數(shù)據(jù)信號(如操作系統(tǒng)數(shù)據(jù)信號)從主控制處理器MCP1裝入到一個或多個外部子系統(tǒng)(BAY1…BAYN)中。根據(jù)本發(fā)明，存儲在DRAM11中的數(shù)據(jù)信號通過動態(tài)分配的通道被整體傳送到控制器23和39，而繞過系統(tǒng)啟動或復位前一般處于不定狀態(tài)的外部開關21和37。圖2給出了電路開關矩陣CSM5的方塊原理圖。如前所討論，CSM5通過外部開關21和37提供時間與空間的交叉連接，用于聯(lián)接已分配預置的PCM通道的各種外部電路。在本優(yōu)選實施例中，CSM5由邁特爾數(shù)字時間與空間交叉開關電路(簡稱DX電路)組成，這種電路提供至少8個32通道輸入線路對8個32通道輸出線路的時隙和空間分配。一個DX電路4×4的平面矩陣有4個8線路輸入端與4個8線路輸出端，由此該矩陣可提供32個雙向線路，以實現(xiàn)PCM語音和數(shù)據(jù)的轉換及如上參考圖1所討論的信息與整體數(shù)據(jù)傳輸。在本領域內(nèi)邁特爾DX電路是眾所周知的，它們的全部操作描述可參考1984年7月31日頒布給邁特爾公司的加拿大第1,171,946號專利。根據(jù)圖2給出的優(yōu)選實施例，DX電路DX1，DX2，DX3，…DX16(分別用5A，5B，5C，…5P表示)通過上述的輸入端和輸出端接至各自的輸入和輸出線路。例如，DX1(5A)有8條輸入線連到終端LI0A，LI1A，…LI7A，并有8條輸出線連到終端LO0A，LO1A，…LO7A。其余的DX電路5B，5C，…5P以類似方式連接到各自的輸入和輸出線。在本發(fā)明的一個成功的模型中，有10個外部子系統(tǒng)連接到主控制板上，但為了解釋本發(fā)明，這里參考圖1僅討論了其中兩個子系統(tǒng)(BAY1與BAYN)。在本發(fā)明的這一成功模型中，數(shù)字信號處理器形式的外部處理器也連接到CSM5，以執(zhí)行電話會議(toneconferencing)，DTMF音頻發(fā)生及步進音頻檢測。這個外部處理器不構成本發(fā)明的一部分，但其對CSM5的操作和聯(lián)接應是本領域的技術人員所熟知的。表1給出了根據(jù)本優(yōu)選實施例中電路開關矩陣CSM5與上述10個外部子系統(tǒng)之間的聯(lián)接。表1聯(lián)線(入)連接聯(lián)線(出)連接LI0A取自通訊控制器7LO0A到通訊控制器7LI1-3A取自外部處理器LO1-3A到外部處理器LI4-6APCM取自BAY1LO4-6APCM到BAY1LI7APCM取自BAY2LO7APCM到BAY2LI0-1BPCM取自BAY2LO0-1BPCM到BAY2LI2-4BPCM取自BAY3LO2-4BPCM到BAY3LI5-7BPCM取自BAY4LO5-7BPCM到BAY4LI0-2CPCM取自BAY5LO0-2CPCM到BAY5LI3-5CPCM取自BAY6LO3-5CPCM到BAY6LI6-7CPCM取自BAY7LO6-7CPCM到BAY7LI0DPCM取自BAY7LO0DPCM到BAY7LI1-3DPCM取自BAY8LO1-3DRCM到BAY8LI4-5DPCM取自BAY9LO4-5DPCM到BAY9LI6-7DPCM取自BAY10LO6-7DPCM到BAY10參見圖2、3A和3B，可知圖1所示的外部開關21由兩個DX電路45和47組成。電路45和47的輸入端SI0分別接至CSM5的輸出端LO4A與LO6A，DX電路47的SI0輸入端還接至通訊控制器23。電路45和47的SI1輸入端都接到CSM5的輸出端LO5A。因此，CSM5的LO5A終端聯(lián)線是由兩個電路共享的，而CSM5的LO6A聯(lián)線則是由DX電路47和控制器23共享。根據(jù)本優(yōu)選實施例，一條聯(lián)線在每一幀中運載有32個時隙通道。因此，有15條通道用于電路45的SI1輸入端，另有15條通道用于電路47的SI1輸入端。DX電路45的SO0輸出端接至CSM5的LI4A輸入端。電路47的SO0輸出端接至CSM5的LI6A輸入端及控制器23的輸出端，沒有信息傳輸時，控制器23處于高阻態(tài)。連接在CSM5的LI5A輸入端的線路由電路45和47的SO1輸出端共享。參看圖3A示出了四個外部電路17，51，53和19。每個外部電路通常含有各種平衡電話線路，包括與其相連的插塞尖頭和塞環(huán)，用以從諸如電話機、數(shù)據(jù)機及數(shù)據(jù)終端等外部設備接收語音和數(shù)據(jù)信號。根據(jù)本優(yōu)選實施例，外部電路17，51，53和19中的每一個都接有24條平衡線路。由以上討論可知，從平衡線路接收到的語音信號通過外部電路的模/數(shù)轉換電路轉換為PCM信號。然后將PCM語音信號加到DX電路45以傳送到CSM5，如同以上參考圖1所做的討論。外部電路17和53各有一條線路及一條二分線路接至DX電路45，其中的二分線路分別為外部電路51和19的1/2輸出聯(lián)線所共享。同樣，DX電路45的6個輸出端SO2-SO7分別接至外部電路17，51，53和19的輸入端。這樣，在DX電路45和外部電路17，51，53和19之間共有12條線路，包括6條輸入聯(lián)線和6條輸出聯(lián)線。參看圖3B，為描述簡單，圖3B中沒有畫出DX電路47和四個外部電路的每條聯(lián)線，但其連接方式與圖3A所示相同。四個外部電路用方塊57表示，其它標號為97-672的平衡聯(lián)線分別接至外部電路57的相應端。DX電路45和47的設置是為了連接預置的輸入、輸出聯(lián)線，并連接CSM5和預置外部電路17，51，53，19和57之間的通道，以響應從PCP13接收到的控制信號(圖1)。DX電路45和47在每一個附加子系統(tǒng)中(在優(yōu)選實施例中標號為10)代表外部電路對CSM5的連接。根據(jù)以上討論，用于本發(fā)明的基本時間和空間分割開關最好是邁特爾DX電路。讀者可參考上述邁特爾專利中對DX電路的詳細描述?，F(xiàn)回到圖4A，該圖給出了一個DX電路(如圖2中的5A)的內(nèi)部電路，各種運載時分多路輸入信號的輸入線(通常8條輸入線標識為SI0-SI7)連接到輸入數(shù)據(jù)操作裝置上，如圖中101A和101B部分所示。每一條輸入線運載的數(shù)據(jù)以順序格式接收，因此，數(shù)據(jù)的時間序列劃分為幀，每一幀有32個通道，每個通道又分為8個位元而形成一個數(shù)據(jù)字符。在操作裝置101A和101B中，輸入信號由串行格式轉換為并行格式。由此得到的信號序列通過8位并行聯(lián)線，從每個操作裝置加到數(shù)據(jù)存儲器102A和102B兩個相應部分的數(shù)據(jù)輸入端D，以下102A和102B稱為存儲器102。數(shù)據(jù)存儲器102A和102B中的數(shù)據(jù)存儲時序由寫控制邏輯電路103A和103B控制，103A和103B受一對引線SDMW和時鐘源C244控制，這對引線運載時鐘方波發(fā)生器118(圖4B)產(chǎn)生的時鐘方波。與輸入數(shù)據(jù)操作裝置部分和寫控制電路可以被合并一樣，存儲器部分當然也可以被合并。例如圖中所示的數(shù)據(jù)存儲器結構是256×8位，用于存儲取自8條輸入線中每一條的一幀數(shù)據(jù)，每一條輸入線傳輸?shù)氖?.048兆赫的串行數(shù)據(jù)流。數(shù)據(jù)存儲器102的輸出端Q利用8位并行聯(lián)線通過將要在下面描述的電路接至輸出數(shù)據(jù)操作裝置104，該裝置提供并行/串行轉換。操作裝置104的工作分別受輸入與輸出時鐘信號及其I/PCLK，O/PCLK與O/PLD端輸出時序信號的控制。8位并行輸出線105接至相應數(shù)目的三態(tài)驅動器106，其輸出與一組8條輸出線SO0-SO7相連接，每條輸出線用于傳輸時分多路輸出信號。分為8位部分107A和3位部分107B的256×11位連接存儲器的8位并行數(shù)據(jù)輸入端D通過聯(lián)線CD(7-0)接至控制器接口117(圖4B)，以提供通常通過電路連接到MCP1(或PCP13或39)的數(shù)據(jù)源。連接存儲器的8位并行地址輸入端AD接至2∶1多路器108的輸出端，該多路器有2個8位并行輸入端，其中一個輸入端分為兩組，一組用于接收5位并行線A(4-0)上的地址，另一組接收3位并行線CAR(2-0)上的地址，以通過控制器接口117與MCP1、PCP13或39等相連接。另一個8位并行輸入端通過聯(lián)線CMRAC(7-0)接至時鐘方波源。寫控制邏輯電路109A和109B的輸出端接至分別連接存儲器部分107A和107B的寫線W上，并用聯(lián)線CCMLBW、及C244上的信號做為輸入時鐘信號。分別取自連接存儲器部分107A和107B的Q輸出端的8位與3位并行聯(lián)線接至一對相應的連接存儲器數(shù)據(jù)寄存器110A和110B的數(shù)據(jù)輸入端。連接存儲器部分107A和107B部分的輸出線還接至控制器接口117(圖4B)的輸入端CMD(7-0)及CMD(10-8)，控制器接口117與MCP1、PCP13或39等相連接。連接到數(shù)據(jù)存儲器102A和102B部分的輸出端Q的聯(lián)線接至與MCP1，PCP13或39等相連接的控制器接口117的輸入端DMD(7-0)。連接存儲器數(shù)據(jù)寄存器110A的8位輸出端接至多路器110和111的相應8位并行輸入端。多路器110的第二個8位輸入端接至數(shù)據(jù)存儲器(以下標識為102)的輸出端，多路器110的8位并行輸出端接至串行/并行轉換器輸出數(shù)據(jù)操作裝置104的輸入端。多路器111的8位并行輸出端中的7位接至數(shù)據(jù)存儲器102的地址輸入端AD，而第8位則通過反相器119接至存儲器102的輸出使能輸入端。多路器111的第二個8位并行輸入端接至控制器接口117的地址輸出端A(4-0)和存儲器地址輸出端CAR(2-0)。此外，第三個7位并行輸入端通過聯(lián)線DMWAC(6-0)與時鐘方波發(fā)生器118相連。連接存儲器數(shù)據(jù)寄存器110B的輸出位8-10接至或門112的三位并行輸入端CMDR10。或門112的第二輸入端與控制器接口117的引線CAR7相連接?；蜷T112的輸出接至多路器110的輸入選擇端，由此可選擇多路器的兩個輸入端之一。傳送第8和9位的連接存儲器數(shù)據(jù)寄存器部分110B的輸出線接至再定時寄存器113的輸入端。上述位元傳送到邏輯電路120，而1個位元輸出線接至串行/并行轉換器114的輸入端。再定時寄存器113(標識為XC)的第9位輸出線用于控制一圖中未示出的外部電路。來自控制器接口117的引線CAR6與CAR5與邏輯電路120相連。連接存儲器數(shù)據(jù)寄存器110輸出線上的串行位元在串行/并行轉換器114中轉換為并行格式，并按8位并行格式從轉換器114的輸出端Q加至輸出驅動器控制寄存器115。傳送輸出驅動控制信號的寄存器115的輸出引線CDC(7-0)接至輸出使能控制邏輯電路116的相應輸入端，該電路的輸出驅動使能輸入線ODE可由外部電路相連接而來，以使輸出三態(tài)驅動器依據(jù)外部電路而處于一種特殊狀態(tài)。輸出使能邏輯控制電路116的輸出線接至輸出三態(tài)驅動器106的控制輸入端。微處理器控制器接口電路117(圖4B)通過引線E、MR、CE、地址總線A(5-0)及數(shù)據(jù)總線D(7-0)與上述具有MCP1、PCP13或39的電路接口，這些引線在圖1中示為控制總線3(或在外部子系統(tǒng)中為控制總線15或31)。控制器接口117的輸入是8條數(shù)據(jù)存儲器讀數(shù)據(jù)線DMD(7-0)，及11條連接存儲器讀數(shù)據(jù)線CMD(7-0)及CMD(10-8)?？刂破鹘涌?17的輸出是單獨的控制器連接存儲器的低電平、高電平寫使能線CCMLBW與CCMHBW、5條地址位線A(4-0)、控制器地址寄存器位CAR(2-0)，用于規(guī)定數(shù)據(jù)與連接存儲器地址的控制器地址寄存器位(7-5)及用于規(guī)定連接存儲器輸入數(shù)據(jù)CD(7-0)的8條聯(lián)線。工作時，在聯(lián)線SI0-SI7上接收輸入信號，并在輸入數(shù)據(jù)操作裝置的串行/并行轉換器中(101A和101B部分)由串行轉換為并行數(shù)據(jù)。然后將該并行數(shù)據(jù)寫入到與數(shù)據(jù)存儲器102對應的語音存儲器。由連接存儲器107組成的地址存儲器存儲將要讀出到相應數(shù)據(jù)操作裝置104的并行/串行轉換器中的數(shù)據(jù)字的地址，并由此直接加到輸出線SO0-SO7上。這樣，這個電路完成了如上所述的時間分割開關轉換和空間分割開關轉換的組合。MCP1(或PCP13或29)可以對數(shù)據(jù)存儲器10已做讀訪問及對連接存儲器107做讀、寫訪問。因此，當數(shù)據(jù)存儲器102中存儲經(jīng)過8條串行輸入線接收的一幀8位字節(jié)數(shù)據(jù)時，MCP1(或PCP13或29)可通過控制總線讀出其中任意數(shù)據(jù)，這是由數(shù)據(jù)存儲器102的輸出通過其輸出線DMD(7-0)與控制器接口117的輸入端相連實現(xiàn)的。這樣，MCP1就可以讀出輸入PCM線上傳輸?shù)臄?shù)據(jù)信號。MCP1(或PCP13或29)通過數(shù)據(jù)線CD(7-0)按照與多路器108相連的引線A(4-0)及CAR(2-0)規(guī)定的地址對連接存儲器107做寫操作，并通過由連接存儲器107A的輸出端接至控制器接口117相應輸入端的聯(lián)線CMP(7-0)讀出連接存儲器的內(nèi)容。MCP1(或PCP13或29)還可以按如下方法直接對輸出線SO0-SO7做寫操作。將取自連接存儲器的信號暫時存儲到數(shù)據(jù)寄存器110A和110B中。連接存儲器數(shù)據(jù)寄存器110A的高8位輸出(CMDR(7-0))接至多路器110的兩個并行輸入端口之一，而數(shù)據(jù)存儲器102的輸出位則接至多路器的另一輸入端。由于數(shù)據(jù)寄存器110B的第10位與MCP1(或PCP13或29)的CAR7線上的位元一起控制多路器110的兩組輸入，通過110輸出到輸出數(shù)據(jù)操作裝置104與PCM輸出線，很顯然MCP1(或PCP13或29)可以用自己的信號在輸出線上取代取自數(shù)據(jù)存儲器102的PCM字。前面已經(jīng)注意到，當取自上述類似的開關矩陣的信號存儲在數(shù)據(jù)存儲器102中時，利用控制器接口117，這些信號可以通過聯(lián)線DMD(7-0)由數(shù)據(jù)存儲器102的輸出端直接讀入到MCP1(或PCP13或29)。這簡化了控制器與控制器之間的通訊。數(shù)據(jù)存儲器102中存儲的信號通常按照連接存儲器107A中存儲信號規(guī)定的地址指定給PCM聯(lián)線與時隙，且這些信號通過連接存儲器數(shù)據(jù)寄存器110A和8位并行線CMDR(7-0)用做多路器111的輸入。此外，MCP1(或PCP13或29)可以直接規(guī)定通過存儲器地址線CAR(2-0)與A(4-0)用做數(shù)據(jù)存儲器102輸出的替換字，地址線CAR(2-0)及A(4-0)用做多路器111的輸入。多路器111的第三個信號源是與時鐘方波發(fā)生器118(圖4B)相連的時序信號線DMWAC(6-0)。MCP1(或PCP13或29)按照聯(lián)線CAR(2-0)與A(4-0)規(guī)定的地址及寫控制邏輯電路109A與109B規(guī)定的時間將11位字(位0-10)寫入連接存儲器的107A與107B部分。控制邏輯電路109A與109B對與其相關聯(lián)的存儲器產(chǎn)生寫命令信號。連接存儲器的第10位用于選擇數(shù)據(jù)存儲器或連接存儲器中的位元7-0做為待傳送到串行輸出線上的8位字源。根據(jù)第10位的狀態(tài)，位元7-0或者組成通過聯(lián)線CMDR(7-0)及多路器110待傳送到輸出數(shù)據(jù)操作裝置的字，或者在相應的通道時間內(nèi)選擇數(shù)據(jù)存儲器中256個8位字之一傳送到相應的輸出聯(lián)線上。前面已經(jīng)描述過，位元10通過或門112傳送，該或門改變多路器110的狀態(tài)，定義可以由此通過傳送到輸出數(shù)據(jù)操作裝置104的特殊數(shù)據(jù)源。連接存儲器的第9位用于控制外部電路。該位由連接存儲器數(shù)據(jù)寄存器的110B部分接收，根據(jù)時鐘時序信號C488在再定時寄存器113中對其相位進行修改，并給出在XC線上以控制圖中未示出的外部電路。位元8由連接存儲器數(shù)據(jù)寄存器110B部分通過再定時寄存器113與邏輯電路120傳送到串行/并行轉換器114，隨后各位由串行/并行轉換器114轉換為8位并行格式，并存儲到輸出驅動器控制寄存器115中。輸出信號加到輸出使能控制邏輯電路116，再由此加到輸出三態(tài)驅動器106控制門。這就規(guī)定了相應輸出線上三態(tài)驅動器的傳送及輸出的阻抗狀態(tài)。當?shù)?0位為0時，連接存儲器的位元7-0規(guī)定了在對應連接存儲器單元的通道時間內(nèi)待傳送到對應連接存儲器單元的串行輸出線上的數(shù)據(jù)存儲器字。這樣，當?shù)?0位為0時，7-0位為地址信號，由引線CMDR(7-0)通過多路器111加到數(shù)據(jù)存儲器102的AD輸入端。當?shù)?0位為1時，連接存儲器的7-0位構成要在對應連接存儲器單元的通道時間內(nèi)傳送到對應連接存儲器單元的串行輸出線上的數(shù)據(jù)字。如前所述，數(shù)據(jù)字通過多路器110傳輸。MCP1(或PCP13或29)可以讀出數(shù)據(jù)存儲器的串行輸入線內(nèi)容而不必關心幀、通道、位元時序及串行/并行轉換。通過對連接存儲器做寫操作，MCP1(或PCP13或29)可以通過串行輸出線傳送數(shù)據(jù)字，這使得定時及并行/串行轉換實現(xiàn)自動控制。該DX電路可以在任意輸入、輸出線上的輸入、輸出通道之間轉換信號，亦可向MCP1(或PCP13或29)傳送和從MCP1(或PCP13或29)接收數(shù)據(jù)，及將數(shù)據(jù)傳送到任意輸出線或預置時隙通道上。此外，MCP1(或PCP13或29)可以控制DX電路內(nèi)的開關轉換通道。DX電路還可以控制或傳送數(shù)據(jù)到另一外部設備。DX電路已經(jīng)集成為一單片。通過各種利用DX電路傳送數(shù)據(jù)的能力的這種方式而大大增加了本發(fā)明的功能。圖5示出了從線路LO4A、LO5A與LO6A上接收CSM5信號的平衡接收器201與203。標為SPARE的附加聯(lián)線提供了對CSM5的另一條聯(lián)線的連接。時序信號FP與C244通過底板時序與控制總線(沒有示出)接收，時序信號是在主控制板上產(chǎn)生的，詳細描述在下面參考圖7給出。接收器203另有一輸入聯(lián)線，此處沒有被連接。由底板接收到的信號最好是平衡差動信號，并且是在接收器201與203的反相與非反相輸入端接收。負載電阻Rpu接至接收器201與203的非反相輸入端及接至+5伏電源。接收器201與203將接收到的信號轉換為不平衡信號，以加到DX電路45和47，如以上參考圖3A和3B所做的討論。特別是，接收器201的第一輸出端接至DX電路45的SI0輸入端，接收器201的第二輸出端接至DX電路47的SI0輸入端及HDLCRX端以實現(xiàn)對控制器23的傳輸。接收器201的第三輸出端接至DX電路45和47的SI1輸入端。接收器203分別傳送幀脈沖FP和時鐘信號C244信號的第一和第二輸出端接至DX電路45和47的控制輸入端，并進一步傳送到通道選擇邏輯電路，更詳細描述在下面參考圖6給出。DX電路45的SO0輸出端接至平衡輸出驅動器205以建立與CSM5的LI4A聯(lián)線的連接。DX電路47的SO0輸出端與驅動器205的第二輸入端相連接，HDLCDX端亦連接于此端，在下面參考圖6將進行更詳細的討論。驅動器205的第三輸入端與DX電路45和47的SO1輸出端相連接。驅動器205的第四輸入端未連接，以備進一步擴充。DX電路45的輸出端SO2-SO7分別接至雙向緩沖器電路207的輸入端CO1-CO6。DX電路47的輸出端SO2-SO7接至電路207的輸入端CO7-CO12。緩沖器電路207的輸出端CI1-CI6分別接至DX電路45的輸入端SI2-SI7，電路207的輸出端CI7-CI12分別接至DX電路47的輸入端SI2-SI7。DX電路45和47的地址輸入端A0-A5與微處理器地址總線相連接，參考圖6討論如下，DX電路45和47的數(shù)據(jù)端D0-D7與數(shù)據(jù)總線相連接，討論亦在下面參考圖6給出。為方便起見，緩沖器電路207示為一單獨雙向緩沖器電路，它有24個輸入端及24個輸出端。但換句話說也可以是任意數(shù)目(如三個)的雙向緩沖器電路，這些電路具有預定數(shù)目(如8個)的輸入與輸出端。現(xiàn)參見圖6的外部子系統(tǒng)原理圖，它示出了其地址輸入線A0-A19與地址總線301相連接的微處理器300。微處理器300的數(shù)據(jù)輸入端D0-D7與數(shù)據(jù)總線303相連，微處理器300的控制輸入端與控制總線305相連。地址總線301的地址線A0-A5與DX電路45和47(圖5)的控制器接口(如上面參考圖4B討論的接口117)的地址輸入端相連。同樣，數(shù)據(jù)總線303與控制器接口的數(shù)據(jù)輸入端相連，控制總線305的FP、C244、E、MR及CE信號線還與控制器接口的其它輸入端相連。根據(jù)成功的實施例，微處理器300是莫托洛拉(Motorola)型MC68008，8位微處理器，時鐘頻率為8.192千兆赫。根據(jù)以上參考圖1所做的討論，DRAM27與數(shù)據(jù)、地址和控制總線相連接，且最好是64K字節(jié)存儲器，在上述成功的實施例中所用的是8個64K×1位的DRAM片子。根據(jù)該成功的實施例，片子安插在外部電路板上的插座中，并預先跳線以適應9個多路地址這就使得可以用256K×1位的DRAM片子來取代，以進一步擴充存儲器地址。列選擇與行選擇信號的產(chǎn)生使用的是常用方法。圖示出了一個使能譯碼器電路307，其A、B、C三個輸入端與地址總線301的A14、A15及A16地址線相連接。此外，譯碼器307的負使能輸入端G1和G2A還與或非門309的輸出端及地址總線301的A17地址線相連?；蚍情T309的輸入端與A18和A19地址線相連。譯碼器307的G2B使能輸入端通過負載電阻Pu與邏輯高電平+5伏電源相連。譯碼器307的第一、第四和第六輸出端未被連接。其第二輸出端同與非門311的第一輸入端相連，譯碼器307的第三輸出端接至DMAC25的片選輸入端CS，如以上參考圖1所做的討論。DMAC25進一步分別通過地址、數(shù)據(jù)及控制總線301、303和305與PCP13相連接。DMAC25的DMA請求與回響端經(jīng)電路通道與通訊控制器23相連，由以上討論可知，通訊控制器23最好是HDLC控制器。特別是，DMA通道1請求(REQ1)接至控制器23的輸出端RXDA，DMA通道2請求(REQ2)接至控制器23的發(fā)送緩沖器空端TXBE，DMA通道1和2的回響輸出ACK1與ACK2接至與非門311的第二、第三輸入端，其輸出端則接至控制器23的片使能輸入端CE。通道0請求端及回響端REQ0與ACK0未連接。根據(jù)本優(yōu)選實施例，控制器23是一片莫托洛拉68652-CHDLC控制電路，時鐘頻率為2.048兆赫/秒，DMAC25是一片英特爾(Intel)8257-5DMA控制器電路，時鐘頻率亦為2.048兆赫/秒。圖示出了一個使能譯碼器電路315，其輸入端A、B、C和D分別接至地址總線301的A1，A2，A3和A0上，使能輸入端G接至譯碼器307的第十五輸出端。使能電路315的輸出端Q0-Q4未連接。電路315的Q5、Q6及Q7輸出端分別接至控制器23的傳輸使能(TXE)、接收使能(RXE)及模式維持MM輸入端?？刂破?3的串行輸入端RXSI傳送由接收器201接收到的HDLCRX信號(圖5)?？刂破?3的傳輸串行輸出端TXSO通過三態(tài)門317接至平衡驅動器205的HIDLCDX端。如上所討論，由于DX電路47的輸出端SO0共享CSM5的LI5A聯(lián)線，因此，在控制器23沒有傳輸有效數(shù)據(jù)時要求HDLCTX端處于高阻態(tài)。三位元通道容量寄存器319的三個輸入端接至數(shù)據(jù)總線303的D0、D1及D2數(shù)據(jù)線，寄存器319的Q0、Q1和Q2輸出端分別接至與非門321、323及325的第一輸入端。圖示出了一個觸發(fā)器327，其輸入端J接+5伏電源，輸入端K接至接收器203的FP輸出端，其時鐘輸入端接至接收器203的C244輸出端。觸發(fā)器327的輸出端Q接至級聯(lián)計數(shù)器329和331的時鐘輸入端。計數(shù)器329的計數(shù)溢出輸出端C0接至計數(shù)器331的使能輸入端P。計數(shù)器329的輸出端Q4接至或非門333的第一輸入端，計數(shù)器331的輸出端Q1接至或非門333的第二輸入端。計數(shù)器331的輸出端Q2、Q3和Q4分別接至與非門325、323與321的第二輸入端?；蚍情T333和與非門321、323及325的輸出端分別接至與非門335的四個輸入端。與非門335的輸出端接至門317的三態(tài)使能輸入端及或非門337的第一輸入端?；蚍情T337的第二輸入端與觸發(fā)器327的輸出端Q相連接。或非門337的輸出端接至觸發(fā)器339的輸入端D及控制器23的傳輸時鐘輸入端(TXC)。觸發(fā)器339的時鐘輸入端與接收器203的輸出端C244相連，而觸發(fā)器339的輸出端Q則接至控制器23的接收時鐘輸入端(RXC)。因此，加到控制器23的輸入端RXC的接收時鐘信號是從加到傳送輸入端TXC的發(fā)送時鐘信號經(jīng)過一個時鐘周期的移位得到的。接收時鐘的這種移位是由于系統(tǒng)時序的原因，結果是使控制器23具有DX電路的時間特性，從而簡化了與CSM5的直接接口技術?？刂破?3的接收狀態(tài)端和接收數(shù)據(jù)輸出端RXSA和RXDA分別接至優(yōu)先級編碼電路341的第一、第二輸入端，其輸出端接至PCP13的中斷輸入端INT。此外，控制器23的輸出端TXBE還與優(yōu)先級編碼電路341的另一輸入端相連。工作時，將預先確定的三位數(shù)據(jù)字裝入到通道容量寄存器319，用于分別啟動產(chǎn)生對控制器23輸入端TXC和RXC的傳送及接收的時鐘信號，以在預先確定的時隙通道內(nèi)實現(xiàn)信息信號的傳送和接收。觸發(fā)器327的輸出端Q產(chǎn)生488千赫的信號以加到或門337，計數(shù)器329及331上。計數(shù)器329輸出端Q4產(chǎn)生7.8千赫的信號。計數(shù)器331的輸出端Q1、Q2、Q3和Q4分別給出加到或非門333和與非門325、323與321的16千赫、32千赫、64千赫與128千赫的時鐘信號。根據(jù)通道容量寄存器319輸出端Q0、Q1、Q2上的各種邏輯信號，上述時鐘信號分別選通相應的與非門321、323和325。特別地，參見下面表2，這里示出了對于加到通道容量寄存器319的各種D0、D1與D2的值，信息信號的通道分配及由此而得的信息信號的傳送/接收速率。表2D0D1D2分配通道傳送/接收速率111016K位/秒0110，16128K位/秒0010，8，16，24256K位/秒0000，4，8，12，16，512K位/秒20，24，28參看圖7，它示出了主控制處理器1通過地址總線400的地址線A1-A7及控制總線401與DMAC9相連接。此外，中斷請求端IRQ與MCP1的中斷輸入端INT相連接。每個MCP1與DMAC9的DTACK端也連在一起。地址總線400的地址線A8-A23與緩沖鎖存器402相連。MCP1的數(shù)據(jù)端D0-D15通過數(shù)據(jù)總線403與緩沖鎖存器404相連。緩沖鎖存器402及404的輸出端與DMAC9的多路輸入端A8/D0-A23/D15相連。DMAC9的鎖存控制輸出線LCTRL與鎖存器402及404的控制輸入端相連，以作用于地址線與數(shù)據(jù)線的多路傳輸。MCP1通過數(shù)據(jù)總線403、地址總線400及控制總線401與DRAM11相連，并通過相應的控制器接口(圖中沒有示出)與CSM5的專用DX電路相連，以便通過地址、數(shù)據(jù)及控制總線直接讀和寫DX電路。圖示的通訊控制器7的控制輸入端與控制總線401相連，數(shù)據(jù)輸入端D0-D15與數(shù)據(jù)總線403相連。此外，若干問答信號在DMAC9與控制器7之間傳輸。特別地，DM·A通道2的請求信號由控制器7的一個HDLC接收數(shù)據(jù)有效輸出端(RXDA)產(chǎn)生，經(jīng)過反相器402反相，加到DMAC9的RRQ2輸入端?？刂破?的傳送緩沖器空輸出端(TXBE)經(jīng)過反相器403接至DMAC9的PCL3輸入端?？刂破?的接收狀態(tài)可用輸出端(RXSA)經(jīng)反相器404與DMAC9的PCL2輸入端相連。DMAC9的輸出端DONE與通道回響輸出端ACK3經(jīng)過或門405與反相器406接至控制器7的一個控制輸入端。地址總線400的地址線A0-A2與譯碼器407的輸入端相連，為控制器7提供其它的控制信號及使能信號。特別地，譯碼器407的輸出端Q0接至控制器7的接收器使能輸入端(RXEN)，而譯碼器407的輸出端Q1接至控制器7的發(fā)送使能輸入端TXEN。譯碼器407的Q2輸出端傳送一個標為STARTTX的信號以加到或門408的第一輸入端，該或門的第二輸入端接至反相器403的輸出端，其輸出端則接至DMAC9的DMA通道3的請求輸入端REQ3。譯碼器407的Q3輸出端與控制器7的模式維持輸入端MM相連，譯碼器407的Q4輸出端與主控制器的通道選擇電路相連，詳述如下。圖中示出了用于產(chǎn)生上述幀脈沖信號FP與時鐘信號C244的時序電路，這些信號用于同步主控制器與外部設備之間的PCM數(shù)據(jù)傳輸。為了產(chǎn)生分諧波時鐘頻率，振蕩器10最好以16.384兆赫的頻率去驅動計數(shù)器412的時鐘輸入端。計數(shù)器412可以用一系列按常用方法級聯(lián)的計數(shù)器來取代。為了同步子系統(tǒng)與主控制器之間的時序，計數(shù)器412的輸出端C244與一平衡傳送驅動器(圖中未示出)相連，以便通過底板連接傳送到外部子系統(tǒng)。計數(shù)器412的輸出端C488接至觸發(fā)器414的時鐘輸入端。計數(shù)器輸出端C926，C1952與C3904接至與非門416的三個輸入端。其輸出端接至反相器418。計數(shù)器輸出端C926，C1952及C3904還接至與非門420的三個輸入端；計數(shù)器輸出端C7808、C15625，C31250，C62500及C125000接至與非門420的其它輸入端。輸出端C125000還和或非門422的第一輸入端相連，其第二輸入端接譯碼器407的Q4輸出端。譯碼器407產(chǎn)生通道分配信號如下所述。與非門420的輸出端接至反相器424及或非門426的第一輸入端。反相器424的輸出端接至與非門428的第一輸入端，其第二輸入端與計數(shù)器412的輸出端C125000相連。與非門428的輸出端接至或門430的第一輸入端，其第二輸入端與計數(shù)器412的輸出端C488相連?；蜷T430的輸出端傳送上述的幀脈沖信號FP?；蚍情T422的輸出端接至或非門426的第一輸入端，其輸出端接至觸發(fā)器414的J輸入端。反相器418的輸出端接至觸發(fā)器414的K輸入端。與非門416的反相輸出端在任一個32個8位時隙通道中的第一位期間(即0位)產(chǎn)生一個高邏輯電平信號。而與非門420的輸出端在除了第16和第32時隙通道的第一位以外的期間產(chǎn)生高邏輯電平信號。當或非門422接至譯碼器407輸出端Q4的第二輸入端為邏輯高電平時，或非門422的輸出端產(chǎn)生一個低邏輯電平，而當接至譯碼器407的Q4輸出端為邏輯低電平時，或非門422的輸出端每半幀(即16通道)在高、低邏輯電平之間變化一次。與非門420的輸出端在除了第16和第32通道的第一位以外的期間為高電平。這樣，當譯碼器407的Q4輸出端為邏輯高電平時，觸發(fā)器414的輸出端Q在除了通道16和32以外的期間為邏輯低電平，而觸發(fā)器414的輸出端Q只在第32時間通道內(nèi)才是邏輯高電平。觸發(fā)器414的輸出端Q接至與非門432的第一輸入端，其第二輸入端與時鐘信號源C488(即計數(shù)器412)相連。因此，與非門432在其輸出端產(chǎn)生488千赫的時鐘信號，該時鐘信號在譯碼器407的Q4輸出端為邏輯高電平時能通過通道16和32，而當Q4輸出端為邏輯低電平時，C488時鐘信號只能通過通道32。為更好地理解本發(fā)明的操作與結構，討論HDLC協(xié)議的原理與特點是有益的。如前所述，鏈接層提供了由網(wǎng)絡層傳來的信號的無錯誤點對點傳輸?！盁o錯誤”一詞只意味著鏈接層能夠正確發(fā)送所接收到的信號，而不涉及在聯(lián)接發(fā)送與接收HDLC控制器的物理介質上實際傳輸中可能出現(xiàn)的錯誤。物理介質由“物理層”一詞表示，根據(jù)本發(fā)明，物理層由HDLC控制器的互聯(lián)通訊線路組成。直到接收端的鏈接層將所接收到的信號向上傳送到相應的網(wǎng)絡層，才能認為信息信號幀(由一個或多個信息信號組成)已經(jīng)發(fā)送。這樣，主控制器與外部子系統(tǒng)各自的鏈接層必須協(xié)調(diào)工作，才能保證發(fā)送正確。根據(jù)本發(fā)明的一個成功模型，HDLC協(xié)議部分地由通訊控制器(控制器7，23，…29)本身實現(xiàn)，這些控制器產(chǎn)生并檢測循環(huán)冗余碼(CRC)，及部分地由相聯(lián)的處理器(MCP1，PCP12…PCP29)之一來實現(xiàn)，這些處理器給信息信號幀分配預先確定的序號，以檢測接收到的幀是否起出序列，而因此要求重發(fā)。HDLC信息信號幀的結構用下面表3加以說明。表3標志地址控制信息FCS標志011111108位8位8位16位01111110所有幀均起始及終止于一個由位元序列01111110組成的標志信號。這個標志用來實現(xiàn)發(fā)送控制器與接收控制器之間的同步。當處于閑置狀態(tài)時，通訊控制器在連續(xù)的幀之間產(chǎn)生并發(fā)送一系列連續(xù)的位元“1”，這是常用的幀間時間填充。由于可能在這一幀中任意地方找到6個或更多的連續(xù)的位元1(即為部分信息信號)，HDLC提供了一種方法以達到這些非標志連續(xù)“1”位元序列的透明性(transparency)。該發(fā)送控制器檢查幀的內(nèi)容，包括地址，控制與循環(huán)冗余碼檢驗(FCS)部分，并在5個連續(xù)“1”位元的所有序列后插入一個0位，由此保證不會誤認標志序列。接收控制器檢查接收到的幀，并略去直接跟在5個連續(xù)“1”位元后的任何“0”位元。標志后面是地址域，根據(jù)本發(fā)明，這個地址域沒有用到。信息幀的目的是實現(xiàn)從一個控制器到另一個控制器的實際數(shù)據(jù)傳輸。所有信息幀由跨越網(wǎng)絡層/鏈接層邊界的數(shù)據(jù)包生成。一旦由網(wǎng)絡層向鏈接層傳遞信息，就可以保證發(fā)送正確。這樣，鏈接層緩存信息幀直到正確地傳送完每一幀信息幀中的數(shù)據(jù)只是跨越鏈接層與網(wǎng)絡層邊界的數(shù)據(jù)。通訊控制器用標志、控制字節(jié)及FCS字節(jié)來保證信息幀的正確發(fā)送。該幀中的幀檢驗序列或其FCS部分，是16位的序列，在結束標志之前發(fā)送。FCS位的功能是檢查起始標志后，F(xiàn)CS位前各位元的錯誤，不包括上述為透明性插入的0位元。接收控制器按常用方法對FCS位元做循環(huán)冗余檢測(CRC)，以確定傳輸中是否發(fā)生錯誤，并做為響應由相關聯(lián)的處理器啟動恢復或重發(fā)過程。由一個控制字節(jié)可以識別幀的類型，幀序號和/或回響幀序號，其細節(jié)如下述?？刂谱止?jié)的格式取決于被傳送幀的類型，可分為信息類，監(jiān)控類及非序號類，如下表四所定義。表4<tablesid="table1"num="001"><tablewidth="487">控制域位元控制域類型765432100N(S)0N(R)信息10S(N)0N(R)監(jiān)控11F(N)0F(N)非序號</table></tables>“傳送序號”N(S)由相關聯(lián)的處理器分配給信息幀。相關聯(lián)的處理器還分配“接收序號”N(R)，并指定接收控制器要接收的下一幀的序號，接收控制器對具有遞增到N(R)但不包括N(R)序號的所有的幀給出回響。監(jiān)控幀的目的是控制信息幀的傳輸，他們用來根據(jù)序號N(R)對接收到的規(guī)定信息幀給出回響或對規(guī)定的信號幀要求重發(fā)。控制域(標為S(N))的監(jiān)控位4和5被編碼為00或01，00表示接收控制器準備好，01則表示拒絕已接收的信息幀。非序號幀提供用于鏈接層控制的亞協(xié)議(metaprotocol)。它們用來建立、撤消或復位各種通訊控制器之間的聯(lián)接?！胺切蛱枴币辉~指的是這些幀中沒有序號的事實，因為這些幀與信息幀的傳送無直接關系。修正位5，4，2，1及0(標為F(N))的設置值是為實現(xiàn)以下兩個主要功能如下討論的非序號回響(00-110)及異步平衡工作方式的設置(11-100)。異步平衡工作方式定義協(xié)議為雙向及異步的，其中每個控制器既發(fā)送命令和回響信號也接收命令和回響信號。如上所討論，序號N(S)分配給每一個HDLC幀，發(fā)送HDLC幀的目的是為彼此區(qū)分信息幀。這使得接收控制器及其相關聯(lián)的處理器能夠識別輸入的信息幀，亦使得發(fā)送控制器及其相關聯(lián)的處理器可以正確解釋回響信號或拒絕回響信號。如上所討論，信息信號緩存在鏈接層中。根據(jù)本發(fā)明，在接收到回響之前鏈接層中可緩存多至三個這樣的信息信號。序號的分配由000開始，隨后依次以1為單位增加。由傳送控制器相關處理器待分配給發(fā)送信息幀的下一個發(fā)送序號被指定為發(fā)送狀態(tài)變量V(S)。在聯(lián)接建立或復位后，V(S)值為0。V(S)表示發(fā)送控制器及其相關處理器的滑窗上限。其細節(jié)如下所述。在聯(lián)線的接收端，與接收控制器相關的處理器修改接收到的狀態(tài)變量V(R)，V(R)規(guī)定了在輸入信息幀中期望要接收的下一個發(fā)送序號N(S)。聯(lián)接建立或復位后，V(R)值亦為0。當接收到預期的序號后，V(R)值加1。在控制域內(nèi)，對于每個傳送的信息幀或監(jiān)控幀而言，V(R)的現(xiàn)時值分配給了接收序號N(R)。與發(fā)送控制器相聯(lián)的處理器修改預期回響變量A(S)，其值等于最長時間的未完成信息幀序號。A(S)表示上述發(fā)送控制器滑窗的下限。聯(lián)接建立或復位后，A(S)值為0。N(R)值用于回響接收到的在A(S)到N(R)-1之間的所有幀。根據(jù)接收到接收控制器的回響增加A(S)值，直到其值等于N(R)，此時，接收到的下一個回響與接收控制器預期接收到的下一幀相同。由此可知，對已接收到N(R)回響的幀再發(fā)回響時，將不起作用，因為此時A(S)與N(R)的值相等。如上所討論，在本發(fā)明中使用HDLC協(xié)議的目的是保證信息信號包的正確傳送。因此，錯誤校正是這一協(xié)議的最重要特點。為了校正錯誤該協(xié)議使用了再發(fā)送策略。當發(fā)送完一信息幀而不再有未發(fā)送完的幀時(即A(S)＝V(S))，發(fā)送控制器的相聯(lián)處理器將執(zhí)行一子程序，以實現(xiàn)指定為T1的內(nèi)部重發(fā)定時器。在此過程中接收到對所有當前未完成幀的回響后，定時器終止。如果接收到一個回響，發(fā)送控制器的相聯(lián)處理器檢測已發(fā)送的一個或全部在傳送中丟失或損壞的幀，且他們沒有被接收控制器接收到。因此，處理器停止定時器T1，并使發(fā)送控制器重發(fā)序號從A(S)到V(S)-1的所有未完成幀，發(fā)送按序號順序進行。然后重新啟動定時器T1。發(fā)送控制器在內(nèi)部緩存所有的發(fā)送幀，直到它們接到來自接收控制器及其相聯(lián)處理器的回響。重發(fā)時，N(R)值被改為當前V(R)值，而N(S)值保持其最初的發(fā)送值不變。發(fā)送控制器相聯(lián)處理器保存控制器必須重發(fā)某一特定幀窗(windowofframes)的次數(shù)的數(shù)值。如果計數(shù)值超出預置值，處理器通常采用復位鏈接層的方法執(zhí)行恢復過程。當接收控制器接收到其N(S)值與當前V(R)值相等的幀時，相聯(lián)處理器將執(zhí)行一子程序以啟動指定為T2的回響定時器。如果這個定時器已在工作，其工作不受影響。在發(fā)送控制器發(fā)送信息幀同時T2正在工作時，該幀中控制域的N(R)值將被賦予當前V(R)值，并且當接收控制器相聯(lián)處理器檢測到這種情況時，就終止定時器T2。當T2定時器在反方向傳送任何信息幀之前終止時，則傳送一具有S(N)＝00以指明接收器準備好的監(jiān)控幀，并傳送等于V(R)的N(R)值。這樣，定時器T2的目的是雙重的。首先，它允許接收控制器在產(chǎn)生回響之前可接收若干幀信息，以使接收器準備好的必須能傳送與接收的幀數(shù)減少到最小值；其次，通過簡單地向相反方向(即向前一發(fā)送控制器)發(fā)送一個N(R)等于當前V(S)值的信息幀以回響所有已接收到的幀，這使得接收控制器有可能不產(chǎn)生和發(fā)送接收器準備好的監(jiān)控幀。在本領域，這一過程稱為“背負式”運載(piggy-backing)回響。或者通過發(fā)送一接收器準備好監(jiān)控信號或者通過“背負式運載”回響，定時器T2可以保證接收控制器在給出回響之前只等待某一預定時間。理想的情況為，定時器T2的設備應使在定時器T1終止前，接收控制器發(fā)出回響信號給發(fā)送控制器。當接收控制器及相聯(lián)處理器遇到信息幀中N(S)與V(R)不相等時，該幀被檢測為超出序列，因此，有錯誤發(fā)生。當前一信息幀在傳輸中被破壞并且該幀的物理層的CRC檢驗失敗，或因回響丟失或未在適當?shù)臅r間內(nèi)到達時，上述情況可能發(fā)生。接收控制器設置一內(nèi)部標志以指出控制器處于拒絕狀態(tài)。在沒有設置標志的情況下，接收控制器就產(chǎn)生一個S(N)＝01的監(jiān)控幀，指出拒絕條件并使N(R)值等于V(R)。當發(fā)送控制器及其相聯(lián)處理器接收到指出拒絕條件的監(jiān)控幀時，所有序號小于N(R)的未完成幀被認為將被回響，而所有序號在N(R)到V(S)-1之間的未完成幀則被重新發(fā)送。當正確地接收到N(S)＝V(R)的信息幀時，接收控制器相聯(lián)處理器將內(nèi)部拒絕標志復位。內(nèi)部標志的目的是保證當接收控制器處于拒絕狀態(tài)時，只能發(fā)送一個拒絕功能。顯然，拒絕幀的增多會引起大量不必要的重新發(fā)送。當接收控制器發(fā)送的包括指示拒絕條件的監(jiān)控幀丟失時，定時器T1保證最終重新發(fā)送沒有得到回響的信息幀。這樣，監(jiān)控幀中監(jiān)控位元S(N)的目的是雙重的。首先，這使接收控制器相聯(lián)處理器可以在定時器T1終止前請求重新發(fā)送，因而加快了最終接收正確的信息幀，其次，這防止了當定時器T1還在工作而接收控制器處于拒絕條件時，發(fā)送控制器發(fā)送其它幀。這些幀只有在定時器終止后才重發(fā)，因為引起拒絕條件的幀還沒有得到回響。只有當接收到序號外的信息幀后，才生成包括指示拒絕幀的監(jiān)控幀。這些幀在物理層檢測到失敗的CRC的幀時不被發(fā)送。HDLC協(xié)議主要用做有專用擴展線的工作站之間的點對點協(xié)議。根據(jù)本發(fā)明，通訊控制器7通過CSM5多路化，以實現(xiàn)許多工作站之間的通訊(即HDLC控制器23…39等)。正常工作時，控制器23和39都接收“空”標志(即主控制器發(fā)出的至少連續(xù)7個邏輯“1”位元)。為實現(xiàn)上面所述過程，MCP1向連接存儲器數(shù)據(jù)寄存器110A和110B的各種內(nèi)部寄存器寫入“空”標志，如同以上參考圖4A所做的討論。連接存儲器數(shù)據(jù)寄存器的內(nèi)容在上述動態(tài)分配的時隙通道內(nèi)傳送到專用的控制器23和39。同樣，控制器23和39都產(chǎn)生用于傳輸及存儲到相關聯(lián)的連接存儲器數(shù)據(jù)寄存器110A與110B的空標志。響應于中斷子程序結束，MCP1不斷查詢內(nèi)部數(shù)據(jù)寄存器，速率大約為每5毫秒一次。考慮本發(fā)明的工作情況，當與BAY1的外部電路17-19之一相聯(lián)的專用電話摘機時，有關的線路狀態(tài)電路給出一個摘機信號。PCP13按一般方法不斷掃描線路狀態(tài)電路并檢測摘機信號。做為響應，PCP13在DRAM27中將一網(wǎng)絡層信息信號格式化，以便傳送到MCP1。啟動調(diào)節(jié)DMAC25激活前經(jīng)過的內(nèi)部傳送保證時間(即由PCP13執(zhí)行一循環(huán)程序)，以通過控制器23向MCP1傳送信息信號。這樣，在該經(jīng)過的時間內(nèi)，若干信息信號可在DRAM27中實現(xiàn)級聯(lián)。如上所討論，這減少了單獨發(fā)送要求單獨回響的必要性。一旦發(fā)送保證定時器終止(即約5毫秒后)，按如上所述，PCP13分配給信息包一序號N(S)。對于特定聯(lián)線(即特定子系統(tǒng))，發(fā)送與接收控制器(分別為23和7)之間的序號是唯一的。這樣，不同的一個子系統(tǒng)(即BAYN)可以在具有相同序號N(S)的不同聯(lián)線上傳送鏈接層信息信號包。但是，主控制板上的控制器7通過CSM5區(qū)分不同的聯(lián)線，從而跟蹤不同的序號。參見圖6，PCP13在地址線A0、A1、A2與A3上產(chǎn)生出預置地址信號以加到譯碼器315上。做為響應，其輸出端Q5變?yōu)楦唠娖?，從而通過輸入端TXE使能控制器23。如上所述，然后，響應于接收從與非門335加到其輸入端TXC的時鐘信號，控制器23開始在分配的時隙通道內(nèi)產(chǎn)生起始標志(即01111110)。在分配的時隙通道內(nèi)產(chǎn)生連續(xù)的起始標志以實現(xiàn)沿PCM聯(lián)線LI5A的傳輸及在DX電路5A(圖2)的連接存儲器數(shù)據(jù)寄存器110A或110B的有關內(nèi)部寄存器中的存儲。如上所討論，MCP1通過有關控制器接口117不斷查詢連接存儲器數(shù)據(jù)寄存器110A與110B(如圖4B)。當在內(nèi)部寄存器中檢測到起始標志時，MCP1給出一“繼續(xù)進行”標志，以便存儲到連接存儲器數(shù)據(jù)寄存器110A或110B的內(nèi)部寄存器中，這些寄存器與接至控制器23的LO5A數(shù)據(jù)聯(lián)線上的分配通道有關，其細節(jié)在下面討論。在等待接收來自MCP1的“繼續(xù)進行”標志回響時，PCP13對DMAC25初始化，以便從DRAM27向控制器23傳送信息信號。在此中間，額外的信息信號可緩存在DRAM27中，以便在信息信號包中傳輸。在指定的時隙通道內(nèi)，DMAC25直接向控制器23傳送存儲在DRAM27中的信息信號。DMAC25用來代替PCP13從DRAM27向控制器23傳送數(shù)據(jù)。在數(shù)據(jù)傳輸速率為64K位/秒時，每125毫秒就要執(zhí)行一次PCP13的中斷服務，以通過PCP13從DRAM27向控制器23傳送數(shù)據(jù)。PCP13不能足夠快地執(zhí)行中斷服務，將導至控制器23的溢出，這使得在加到輸入端TXC的發(fā)送時鐘信號已經(jīng)終止后才接收那里的數(shù)據(jù)，結果使數(shù)據(jù)丟失。DMAC25保證了從DRAM27到HDLC23的有效，快速的數(shù)據(jù)傳輸。如上所討論，定義一個傳送窗(transmitwindow)以建立緩存的未傳送信息幀的最大數(shù)目。在優(yōu)選實施例中，采用了序號N(S)＝000，001和010?；仨懬暗奈赐瓿尚畔臄?shù)目(即窗的大小)取決于DRAM27的大小。如上所討論，本發(fā)明使用的是64K字節(jié)的DRAM27(可擴展為256K字節(jié))。因此，如果使用較大的DRAM27(即256K字節(jié))來緩存大量的信息信號，可以大大增加窗的尺寸。如上所討論，MCP1有效地查詢CSM5以檢測起始標志。檢測到由控制器23產(chǎn)生的起始標志后，MCP1通過CSM5在控制器23和控制器7之間(即通過DX電路5A在聯(lián)線LI5A和LO0A之間)建立電路開關聯(lián)接。而且MCP1還在地址總線400的地址線A0-A2上產(chǎn)生預置信號以加至譯碼器407。結果使其輸出端Q0變?yōu)楦唠娖剑纱藢刂破?的輸入端RXEN加一高電平邏輯信號，并允許控制器7接收其輸入端RXSI上的起始標志以響應來自與非門432由輸入端RXCLK接收到的時鐘信號，如上所討論。根據(jù)接收的起始標志和HDLC協(xié)議的位同步特性，控制器7使其自身與控制器23同步。為實現(xiàn)同步，控制器7要求至少接收1到1.5個起始標志。同步時，MCP1通過CSM5沿聯(lián)線L05A對控制器23產(chǎn)生前述的“繼續(xù)進行”標志。根據(jù)優(yōu)選實施例，“繼續(xù)進行”標志指定為O7FH，寫入到DX電路5A的輸出連接存儲器數(shù)據(jù)寄存器中并沿LO5A數(shù)據(jù)線傳輸。因此，要求一個PCM幀(即125毫秒)以同步接收與發(fā)送控制器，并為接收控制器產(chǎn)生并發(fā)送一繼續(xù)進行標志。同時，PCP13設置控制器23工作在接收器方式，以檢測繼續(xù)進行標志O7FH，并在接收到這一標志時通過輸出端RXDA對優(yōu)先級編碼電路341產(chǎn)生中斷。為響應通過優(yōu)先級編碼器341接收到的中斷，PCP13允許DMAC25開始向控制器23傳送存儲在DRAM27中的信息信號。特別是，PCP13在聯(lián)接于譯碼器307的地址線A14、A15和A16上產(chǎn)生預置信號，作為響應，譯碼器307在接至與非門311的輸出端Q2上產(chǎn)生的邏輯低電平信號。信息信號存儲在控制器23的內(nèi)部8位HDLC發(fā)送緩沖器中。待傳送幀的第一個8位部分(在起始標志之后)是如上討論的控制字節(jié)。該控制字節(jié)分別包括上述的傳送與接收序號N(S)和N(R)。該控制字節(jié)按照控制器23的輸入端TXC接收到的來自或非門337的時鐘信號沿聯(lián)線LI5A傳輸，并從與非門335加一使能信號到緩存器317，如上所討論。DMAC25隨后接收存儲于DRAM27中信息信號的8位部分并將其加到控制器23的內(nèi)部8位發(fā)送緩存器。發(fā)送緩存器的內(nèi)容由控制器23的輸出端TXSO發(fā)送出去，發(fā)送取決于加到緩存器317的使能信號及加到其輸入端TXC的時鐘信號。隨后的8位部分用同樣方式傳送。信息信號的每個8位部分傳送完后，控制器23的發(fā)送緩沖器空(TXBE)變?yōu)楦唠娖?，發(fā)出一通道2DMA請求，以從DRAM27接收下一個8位部分。DMA請求通過DMAC25的輸出ACK2變?yōu)榈碗娖降玫交仨?，這使與非門331的輸出端變?yōu)榈碗娖?，從而使能控制?3。為響應通過CSM5在控制器7的輸入端RXSI上接收到的鏈接層信息信號包，控制器7的輸出端RXDA變高電平，以對DMAC9產(chǎn)生DMA通道2請求。在控制器7的輸入端RXSI接收的串行數(shù)據(jù)被同步并在加到RXCLK端時鐘信號的上升沿移位移進一個8位控制字符移位寄存器。前述的“0”刪除工作是在接收串行數(shù)據(jù)時完成的，這樣，如上所討論，數(shù)據(jù)字符不會被誤譯為標志信號。在接收起始標志及控制字節(jié)后接收的數(shù)據(jù)位，通過各種其它內(nèi)部移位寄存器傳輸并加到控制器7的D0-D15端。然后，輸出端RXDA變?yōu)楦唠娖?，對DMAC9產(chǎn)生DMA通道2的中斷請求。為響應DMA通道2請求，DMAC9通過數(shù)據(jù)總線403及鎖存器404接收在控制器7的D0-D15端上出現(xiàn)的網(wǎng)絡層信息信號。根據(jù)按常用方法加到鎖存器404在DMAC9的輸出端LCTRL上產(chǎn)生的預置控制信號，信息信號由鎖存器404鎖存到DMAC9的多路輸入端。然后，DMAC9按預置地址將接收的信息信號部分存入DRAM11。傳送完信息幀的最后一個8位部分時，控制器23產(chǎn)生前述的幀的FCS部分，如上所述，F(xiàn)CS部分在規(guī)定的時隙通道上傳輸，以由控制器7通過CSM5接收?？刂破?對16位FCS部分做二進制加法，因而用常用方法實現(xiàn)CRC檢驗。如果CRC檢驗通過，則由控制器7向控制器23傳送一監(jiān)控幀，包括接收器準備好功能，及表示對所有序號小于N(R)的幀的回響的N(R)當前值。如上所述，監(jiān)控幀用做回響。然后，接收狀態(tài)有效輸出端(RXSA)變?yōu)楦唠娖剑虼藢ν獠靠刂凭€通道2(PCL2)產(chǎn)生中斷。這表示信息包已發(fā)送，使DMAC9通過其輸出端IRQ對MCP1產(chǎn)生中斷請求。做為響應，MCP1禁止DMAC9，并繼續(xù)執(zhí)行正常操作(即查詢CSM5中DX電路的連接存儲器數(shù)據(jù)寄存器以檢測其它起始標志)。如上所述，如果CRC檢驗失敗，則放棄已接收的信息信號包(即控制器7不向控制器23發(fā)回響)，使控制器23重新發(fā)送。發(fā)送結束標志后，控制器23的輸出端TXBE變高電平，中斷PCP13。PCP13通過譯碼器315服務此中斷，由此通過使輸入端TXE變低電平去禁止控制器23的發(fā)送器。如上所討論，采用了若干種策略以保證信息信號的正確傳輸。例如，當重發(fā)定時器T1終止時(大約150毫秒后)，控制器23將重發(fā)信息信號包。反之，如果控制器23在定時器終止前發(fā)送第2個信息包，則控制器7接收這一信息包但檢測到錯誤序號，置位內(nèi)部拒絕標志，并產(chǎn)生指出拒絕條件(即S(N)＝01)的監(jiān)控幀。做為響應，控制器23重發(fā)這兩個信息包。這樣，只有當序號N(S)及FCS檢驗無誤時，信息幀才能通過DMAC25傳送到網(wǎng)絡層。根據(jù)本發(fā)明，網(wǎng)絡層信息信號(即信息幀的內(nèi)容)包括由預定字節(jié)數(shù)目組成的地址頭部分，用以指出信息的最終位置。例如，該信息可以用來啟動各種操作系統(tǒng)程序的子程序，以實現(xiàn)各種功能，如調(diào)用等等。當DRAM11填滿時，不能再接收其它信息信號時，控制器7產(chǎn)生另一監(jiān)控幀，指出接收控制器沒有準備好(即S(N)＝10)。一旦DRAM11中存儲的數(shù)據(jù)被處理，有空間緩存其它數(shù)據(jù)時，就發(fā)送接收器準備好的監(jiān)控幀(即S(N)＝00)。由于每個通訊控制器的發(fā)送與接收通道是獨立的，每個控制器都同時在“聽”起始標志，并發(fā)送空標志。為從控制器7向外部子系統(tǒng)控制器之一(即控制器23)發(fā)送信息信號，MCP1在DRAM11中將信息信號格式化。如上所述，信息信號被分配一個序號N(S)。參見圖7，MCP1在接至譯碼器407的地址總線400中地址線A0-A2上產(chǎn)生預置地址信號。做為響應，譯碼器407的輸出端Q1變?yōu)楦唠娖?，由此，通過輸入端TXEN使能控制器7。然后根據(jù)在其輸入端TXCLK接收到的來自與非門432的時鐘信號，控制器7在指定時隙通道內(nèi)開始產(chǎn)生起始標志位(即01111110)。通訊控制器23在其輸入端RXSI上接收并檢測HDLC標志信號，該信號由控制器7產(chǎn)生并從CSM5的輸出聯(lián)線L05A接收。然后控制器23利用其輸出端RXSA和RXDA通過優(yōu)先級編碼器341產(chǎn)生中斷信號?？刂破?3同時請求通過其輸入端REQ1控制DMA通道1。隨后的信息信號由控制器23按上述的同樣方法接收。當信息信號全部接收完時，控制器7產(chǎn)生結束標志信號，并由控制器23接收。為響應這個信號，控制器23通過編碼器341中斷PCP13。然后，PCP13通過其與譯碼器315的輸出端Q6相連的輸入端RXE禁止控制器23?？刂破?利用DMA通道3通過DMAC9從DRAM11接收信息信號。特別地，MCP1在地址總線400的地址線A0-A2上產(chǎn)生預置地址信號，以使譯碼器407的輸出端Q2變?yōu)榈碗娖健Ｓ谑?，或非門408的輸出變?yōu)榈碗娖?，使DMAC9的輸入端REQ3上產(chǎn)生通道3中斷請求。DMAC9在其輸出端ACK3上產(chǎn)生回響信號，以通過或門405和反相器406加到控制器7的一個預置控制輸入端。DMAC9開始通過數(shù)據(jù)總線403從DRAM11向控制器7的D0-D15端傳送數(shù)據(jù)。出現(xiàn)在D0-D15端上的信息信號根據(jù)鏈接層協(xié)議裝入一內(nèi)部發(fā)送緩存器，如上所述，并傳送到輸出端TXSO。發(fā)送鏈接層信息信號后，發(fā)送緩存器空，控制器7的輸出端TXBE變?yōu)楦唠娖?，以通過DMAC9的輸入端PCL3和REQ3請求再從DRAM11發(fā)送另一數(shù)據(jù)(即信息信號)。DMA傳輸完成后，DMAC9在其輸出端DONE產(chǎn)生一控制信號，通過或門405與反相器406加到上述控制器7的預置控制輸入端。如上所述，為首次在外部子系統(tǒng)控制器(即23或39)與控制器7之間建立通訊聯(lián)系，外部控制器發(fā)送起始標志，并將其存入CSM5中相關DX電路的指定內(nèi)部連接存儲器數(shù)據(jù)寄存器中。MCP1按大約每10毫秒一次的速率查詢有效聯(lián)接，及按每100毫秒一次的速率查詢無效聯(lián)接。當MCP1在無效聯(lián)接上檢測到起始標志后，就按如上所述產(chǎn)生并發(fā)送“繼續(xù)進行”標志。為響應接收到的繼續(xù)進行標志，外部通訊控制器(即23或39)在非序號幀中(即位5，4，2，1，0分別為1，1，1，0，0)產(chǎn)生上述的SABM標志。為響應接收到的SABM標志，控制器7給出非標號回響信號(即非標號幀中位5，4，2，1，0分別為0，0，1，1，0)。本發(fā)明通訊系統(tǒng)中的任一通訊控制器在正常工作時可通過發(fā)送SABM幀使聯(lián)線復位。接收到SABM幀后，接收控制器用一非序號回響幀回答，并將所有上述狀態(tài)變量復位為0。接收到回答SABM幀的非序號回響幀后，發(fā)送工作站再將所有狀態(tài)變量復位為0。兩邊工作站內(nèi)部緩存的所有信息幀將被放棄。這時聯(lián)接已被復位，并可恢復信息傳輸。總而言之，本發(fā)明通過使用電路開關與包括數(shù)字交叉開關(如邁特爾DX電路)的外部開關矩陣實現(xiàn)了電路與成組轉換(PacketSwitching)技術的組合，從而滿足了語音，數(shù)據(jù)及信息轉換對數(shù)字PABX的要求。主控制處理器與外部控制處理器，MCP1與PCP13(或29)分別共享一系列任務，這些任務實現(xiàn)全系統(tǒng)的功能。主控制處理器MCP1有最高權力，在調(diào)用處理軟件下工作，以產(chǎn)生調(diào)用進程，DTMF聲調(diào)，接口軟磁盤及提供會議(Conferencing)聯(lián)接等等。MCP1亦設置CSM5矩陣的連接，并向一個或多個外部控制處理器，PCP13或PCP29等等，提供信息信號。外部控制處理器(PCP13或29)依次緩存實時事件如摘機信號或撥號信號，并通過高級數(shù)據(jù)聯(lián)接協(xié)議的信息信號與主控制處理器MCP1通訊。在本發(fā)明的一個成功的實例中，兩個通道(通道0和16)用于從主控制器向外部控制器傳送信息信號，8個傳輸通道(0，4，8，12，16，20，24和28)用于從一個或多個外部處理器(PCP13或29等)發(fā)送信息信號。用主控制處理器MCP1查詢多個傳輸通道以檢測信息信號。此外，在系統(tǒng)啟動或復位時，一條為通訊控制器(23或39)服務的專用DMA通道經(jīng)信息系統(tǒng)提供從主控制器到外部子系統(tǒng)的成塊數(shù)據(jù)傳輸。應用此處公開的原理，了解本發(fā)明的本領域的技術人員可以實現(xiàn)多種其他的變型或其他的實施例。例如，盡管本優(yōu)選實施例涉及的是一由主控制板與10個外部子系統(tǒng)組成的通訊系統(tǒng)，其信息信號通過電路與外部開關傳送，但人們卻可以希望建立一個子系統(tǒng)的組合，其電路開關和外部開關矩陣都安放在一塊板上。在這種所選擇的實施例中，由于外部開關與主控制處理器MCP1安裝在同一塊板上，因此，信息信號無須通過通訊控制器傳輸。于是，電路開關矩陣和外部開關矩陣皆可由控制總線構成。又如上討論，若使用多于10個的外部子系統(tǒng)，只要對CSM5電路開關矩陣做適當修改以適應大量聯(lián)線即可，這是因為每個子系統(tǒng)不象先有技術系統(tǒng)那樣要求獨立的專用時隙通道。根據(jù)本發(fā)明，CSM5查詢信息通道，因此使主通訊控制器7有效地實現(xiàn)多路傳輸。此外，由于外部子系統(tǒng)可以在PCM幀的動態(tài)分配的1到8條通道上傳輸信息信號，很顯然，通過CSM5BAY對BAY(或子系統(tǒng)對子系統(tǒng))的信息信號通訊是可能的。人們預期，隨著數(shù)字電路與數(shù)據(jù)機的出現(xiàn)，這里描述的各種類型和型式的信息信號將能夠利用動態(tài)分配的時隙通道在外部子系統(tǒng)，智能外部設備(如數(shù)字電話)與主控制器之間進行傳輸。盡管本發(fā)明的這一優(yōu)選實施例使用了一種變化的HDLC協(xié)議，但應知道，根據(jù)本發(fā)明，該系統(tǒng)還可以按照任何通用的位元數(shù)據(jù)聯(lián)接協(xié)議實現(xiàn)，例如CCITT推薦的X·25協(xié)議。所有這樣的變型和所選的實施例都被認為在如附錄中權利要求所定義本發(fā)明的范圍之內(nèi)。權利要求1.一個通訊系統(tǒng)，其特征為，包括(a)用于控制語音與數(shù)據(jù)信號的時間多路轉換的主控制器(1，9，11)，(b)用于在預置時隙通道上，對向與之相連的各種外部設備(17-19，33-35)傳送和從該各種外部設備接收語音和數(shù)據(jù)信號的一個或多個外部子系統(tǒng)(BAY1-BAYN)，(c)與上述主控制器和外部子系統(tǒng)相連的電路開關矩陣(3)，用于在上述主控制器控制下，在外部子系統(tǒng)之間執(zhí)行語音與數(shù)據(jù)信號的時間和空間多路轉換，其特征為(d)一個或多個通訊控制器(23，39)與上述一個或多個外部子系統(tǒng)及上述電路開關矩陣相連接，用于對上述外部子系統(tǒng)傳送和從該外部子系統(tǒng)接收網(wǎng)絡層信息信號，并做為響應，在其它預置時隙通道上對電路開關矩陣傳送和從該電路開關接收鏈接層信息信號，(e)另一個通訊控制器(7)與上述主控制器及電路開關矩陣相連接，用于發(fā)送與接收由上述一個或多個通訊控制器通過電路開關矩陣接收與發(fā)送的鏈接層信息信號，并做為響應，對主控制器發(fā)送和從主控制器接收網(wǎng)絡層信息信號，(f)其中每一個上述通訊控制器檢測鏈接層信息信號的傳輸錯誤，并做為響應重發(fā)上述的信息信號，借此，對無錯誤信息信號的發(fā)送與接收及語音和數(shù)據(jù)信號的發(fā)送與接收同時起作用。2.根據(jù)權利要求1中所述的通訊系統(tǒng)，其特征在于，使上述另一個通訊控制器實現(xiàn)多路傳輸，以提供同時獨立對相應的與上述外部子系統(tǒng)相連的一個或多個上述通訊控制器傳送和由它們接收所說的鏈接層信息信號。3.根據(jù)權利要求2中所述的通訊系統(tǒng)，其特征還在于，引入了電路(319、407)以在預置分配的時隙通道內(nèi)產(chǎn)生時鐘信號，并將其加到上述通訊控制器的時鐘輸入端(TXC，RXC，TXCLK，RXCLK)，為此信息信號傳輸量是關于語音與數(shù)據(jù)信號傳輸量的動態(tài)變化。4.根據(jù)權利要求1中所述的通訊系統(tǒng)，其特征還在于，上述主控制器包括(a)用于存儲上述網(wǎng)絡層信息信號及一個或多個調(diào)用處理程序的存儲器(11)，(b)與上述電路開關矩陣(5)及上述存儲器(11)相連的主控制處理器(1)，用于執(zhí)行上述程序及做為響應控制電路開關矩陣，(c)與上述存儲器(11)及上述另一個通訊控制器(7)相連的直接存儲器訪問控制器(9)，用于在上述另一個通訊控制器與存儲器之間傳送上述網(wǎng)絡層信息信號。5.根據(jù)權利要求4中所述的通訊系統(tǒng)，其特征還在于，引入了電路(407，422，426，414)，用于產(chǎn)生發(fā)送與接收時鐘信號，并將其加到上述另一個通訊控制器，以動態(tài)分配時隙通道。6.根據(jù)權利要求3，4或5中所述的通訊系統(tǒng)，其特征還在于，鏈接層信息信號根據(jù)HDLC協(xié)議進行傳送與接收，且上述另一個通訊控制器(7)包含多重協(xié)議通訊控制器電路。7.根據(jù)權利要求1，4或5中所述的通訊系統(tǒng)，其特征還在于，上述電路開關矩陣(5)由包含多個數(shù)字時間/空間交叉開關電路(5A-5P)。8.根據(jù)權利要求4或5中所述的通訊系統(tǒng)，其特征還在于，上述主控制處理器(1)為一微處理器電路。9.根據(jù)權利要求4或5中所述的通訊系統(tǒng)，其特征為，上述存儲器(11)含有一個或多個動態(tài)隨機訪問存儲器電路。10.根據(jù)權利要求1中所述的通訊系統(tǒng)，其特征在于，上述一個或多個外部子系統(tǒng)(BAY1-BAYN)中的每一個包括(a)用于存儲上述網(wǎng)絡層信息信號及一個或多個調(diào)用處理程序的存儲器(27，43)，(b)與上述存儲器相連的外部控制處理器(13，29)，用于執(zhí)行上述程序及產(chǎn)生響應控制信號，(c)與上述外部控制處理器，上述電路開關矩陣及通過一個或多個電路通道與上述各種外部設備(17-19，33-35)相連的外部開關矩陣(21，37)，用于接收控制信號，并響應接收到的控制信號，在上述各外部設備之間及各種外部設備與電路開關矩陣之間傳送與接收上述語音和數(shù)據(jù)信號，(d)與上述存儲器及上述一個或多個通訊控制器中相應控制器相連的直接存儲器訪問控制器(25，41)，用于在上述相應通訊控制器與上述存儲器之間傳送與接收網(wǎng)絡層信息信號。11.根據(jù)權利要求10中所述的通訊系統(tǒng)，其特征還在于，引入了電路(319，327，329，331，323，325，333，321，335，337，339)，用以產(chǎn)生發(fā)送與接收時鐘信號，并將其加到上述預置通訊控制器，以動態(tài)分配所述的時隙通道。12.根據(jù)權利要求1，10或11中所述的通訊系統(tǒng)，其特征還在于，所說鏈接層信息信號按照HDLC協(xié)議進行發(fā)送與接收，且上述每一個通訊控制器都含有多重協(xié)議通訊控制器電路。13.根據(jù)權利要求10或11中所述的通訊系統(tǒng)，其特征還在于，外部開關矩陣(21，37)含有各種數(shù)字時間/空間交叉開關電路(45，47)。14.根據(jù)權利要求10或11中所述的通訊系統(tǒng)，其特征還在于，上述外部控制器(13，29)是一微處理器電路。15.根據(jù)權利要求10或11中所述的通訊系統(tǒng)，其特征還在于，上述存儲器(27，43)含有一個或多個動態(tài)隨機訪問存儲器電路。16.在含有主控制器(1)，一個或多個外部子系統(tǒng)(BAY1-BAYN)及電路開關矩陣(5)，用于在上述主控制器控制下在上述外部子系統(tǒng)之間傳輸數(shù)字語音與數(shù)據(jù)信號的時隙通道上執(zhí)行時間與空間多路轉換的通訊系統(tǒng)中，一個信息系統(tǒng)的特征為(a)一個或多個外部通訊控制器(23，39)與上述一個或多個子系統(tǒng)及電路開關矩陣相連，用于對上述子系統(tǒng)傳送和從該子系統(tǒng)接收網(wǎng)絡層信息信號，并做為回響，在上述預置的時隙通道上對該電路開關矩陣發(fā)送和從該電路開關矩陣接收鏈接層信號，(b)另一個通訊控制器(7)與上述主控制器及上述電路開關矩陣相連接，用于傳送與接收由所說的一個或多個外部通訊控制器通過上述電路開關矩陣接收與發(fā)送的鏈接層信息信號，并做為回響，對主控制器發(fā)送和從該主控制器接收網(wǎng)絡層信息信號，(c)其中每一個上述通訊控制器檢測上述鏈接層信息信號的傳輸錯誤，并做為回響，重發(fā)上述信息信號，從而對信息信號的無錯誤傳送與接收及語音與數(shù)據(jù)信號的傳送與接收同時起作用。17.根據(jù)權利要求16中所述的信息系統(tǒng)，其特征還在于，使上述另一個通訊控制器實現(xiàn)多路傳輸，以提供同時獨立對相應的上述一個或多個外部通訊控制器傳送和由它們接收上述鏈接層信息信號。18.根據(jù)權利要求17中所述的信息系統(tǒng)，其特征還在于，上述鏈接層信息信號按照位元數(shù)據(jù)聯(lián)接協(xié)議傳送與接收。19.根據(jù)權利要求16，17或18中所述的信息系統(tǒng)，其特征還在于，上述鏈接層信息信號按照HDLC協(xié)議方案發(fā)送與接收。20.根據(jù)權利要求16，17或18中所述的信息系統(tǒng)，其特征還在于，引入了電路(319，407)用于在預置分配的時隙通道上產(chǎn)生時鐘信號，以加到每一個上述通訊控制器，因而信息信號傳輸量隨語音與數(shù)據(jù)信號傳輸量變化，以動態(tài)分配上述時隙通道。專利摘要用于在一或多個外部子系統(tǒng)的各外部電路與主控制器間發(fā)送數(shù)字語音，數(shù)據(jù)信號及信息信號的通訊開關系統(tǒng)。各子系統(tǒng)包括一由外部控制處理器控制以在預定外部電路與電路開關矩陣間轉換語音與數(shù)據(jù)信號的外部開關矩陣。語音、數(shù)據(jù)及信息信號通過主控制器的電路開關矩陣在預置時隙通道上傳輸。信息信號通過與主控制器及各子系統(tǒng)相關聯(lián)的通訊控制器按位定向數(shù)據(jù)傳輸規(guī)協(xié)傳輸，并在電路開關矩陣的一或多個預置動態(tài)分配時隙通道中異步傳輸。文檔編號H04Q11/04GK87100702SQ87100702公開日1987年11月25日申請日期1987年2月17日發(fā)明者邁克爾·艾費赫爾德,約翰·A·巴塞洛蒂,萊斯特·柯克蘭申請人:米特爾公司導出引文BiBTeX,EndNote,RefMan