專利名稱：大容量無阻塞高速數(shù)字交換網(wǎng)絡(luò)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種大容量程控數(shù)字交換機的新型同步交換網(wǎng)絡(luò)。
交換網(wǎng)絡(luò)是整個交換機的核心部分，可以根據(jù)用戶的呼叫要求，通過控制部分的接續(xù)命令，建立主叫與被叫用戶間的連接通路。由于網(wǎng)絡(luò)結(jié)構(gòu)和器件的不同，交換網(wǎng)絡(luò)的工作原理和特性有較為明顯的差異。
目前，國內(nèi)外大容量數(shù)字程控交換機的交換網(wǎng)絡(luò)一般是由多路復(fù)用模塊MUX10、基本交換單元SE11(主要由話音存儲器SM、控制存儲器CM及相關(guān)控制電路構(gòu)成)、多路分路模塊DMX12以及計算機控制與測試環(huán)路13四部分組成(參看

圖1)。在系統(tǒng)正常工作情況下，來自用戶端口SLIC的一組PCM30/32信號經(jīng)多路復(fù)用模塊MUX10，在脈沖計數(shù)器的控制下，將輸入信息中每一個時隙的8比特串行數(shù)據(jù)轉(zhuǎn)換為8比特并行數(shù)據(jù)碼流，并進行多路復(fù)用，再將時分多路復(fù)用的8比特并行數(shù)據(jù)碼流，送至基本交換單元SE11。根據(jù)用戶話機的呼叫請求，基本交換單元SE11在計算機控制下完成相關(guān)的時隙交換，然后送至多路分路模塊DMX12。該模塊將交換后的8比特多路并行碼流加以分路，再將并行碼流變換成串行碼流，其輸出端為相應(yīng)的一組PCM30/32信號，最后輸出到用戶接口電路SLIC。
對數(shù)字程控交換機來說，交換網(wǎng)絡(luò)一般采用同步時分交換網(wǎng)絡(luò)(簡稱T型交換網(wǎng)絡(luò)，下同)。從理論上分析，T型交換網(wǎng)絡(luò)的控制和實現(xiàn)簡單，可以做到無阻塞，但交換容量較小。為了提高交換容量，一種辦法是采用更高速的存儲器件提高單級T型交換網(wǎng)絡(luò)的交換復(fù)用度;另一種方法是采用時分-空分-時分(簡稱T-S-T，下同)多級交換網(wǎng)絡(luò)結(jié)構(gòu)，這種方案控制相對復(fù)雜，工程實現(xiàn)體積較大，特別是在高速數(shù)據(jù)的情況下對工藝要求特別高。實際上，傳統(tǒng)的T型交換網(wǎng)絡(luò)中，話音存儲器(簡稱SM，下同)和控制存儲器(簡稱CM，下同)的讀、寫操作是交替發(fā)生的，也就是說，每完成一個時隙交換，存儲器需分時分段進行讀、寫操作才能實現(xiàn)。這種讀、寫方式限制了其交換復(fù)用度的提高，特別是對控制存儲器CM來說更是如此，因為在大多數(shù)情況下，CM都是由中央處理機CPU直接對其操作的。如能克服傳統(tǒng)T型存儲器上述之缺點，使單T型交換網(wǎng)絡(luò)具有更大的時隙交換容量，性能上將會帶來極大好處。
本發(fā)明的目的是為大容量程控數(shù)字交換機提供更加先進的大容量無阻塞高速同步交換網(wǎng)絡(luò)，使現(xiàn)有的程控數(shù)字交換機得以簡化電路、縮小體積、實現(xiàn)無阻塞、擴展容量、降低成本、減少功耗。
本發(fā)明所述的交換網(wǎng)絡(luò)由多路復(fù)用模塊MUX10、基本交換單元SE11、多路分路模塊DMX12及計算機控制與測試環(huán)路13所組成，其特征在于所述的在多路復(fù)用模塊MUX10和多路分路模塊12之間的基本交換單元SE11是一個可擴展的模塊，它是由單個的用于話音交換的話音存儲器SM20、用于傳送CPU控制信息的控制存儲器CM21、為防止CM21發(fā)生地址沖突而特設(shè)的計算機接口電路22和用于產(chǎn)生SM20讀/寫R/W信號、脈沖計數(shù)地址信號和時鐘脈沖信號的地址控制邏輯電路23四部分所構(gòu)成，其中，輸入高速數(shù)據(jù)總線HWL24接至話音存儲器SM20的DBL端，SM20的DBR端接輸出高速數(shù)據(jù)總線HWR25，地址控制邏輯電路23產(chǎn)生脈沖計數(shù)地址信號A0～A10分別是送至SM20及CM21的ABL端和計算機接口電路22的輸入端，產(chǎn)生R/W信號送至SM20的R/WL端，同時產(chǎn)生頻率為16.384MHz、相位相反的時鐘脈沖CP16M和CP16M，CM21的DBR端接來自中央處理機CPU的控制數(shù)據(jù)總線28，DBL端與SM20的ABR端相連，來自CPU的控制信號CR/W和CS以及CPU地址信號通過計算機接口電路22分別送至CM21的R/WR、CER和ABR端，SM20的CEL、OEL、CER、OER和CM21的OEL、CEL、OER端接地，SM20的R/WR和CM21的R/WL端接+5V電壓，計算機接口電路22送出等待信號AWAIT至CPU。
下面結(jié)合本發(fā)明的最佳實施例及其附圖分析本發(fā)明的原理。
圖1、傳統(tǒng)程控交換網(wǎng)絡(luò)結(jié)構(gòu)2、本發(fā)明實施例中基本交換單元SE的方框3、本發(fā)明實施例基本交換單元SE中的計算機接口方框4、本發(fā)明實施例中基本交換單元SE采用矩陣疊加方案進行擴容的大容量數(shù)字交換網(wǎng)絡(luò)方框1是傳統(tǒng)程控交換網(wǎng)絡(luò)結(jié)構(gòu)圖。前已敘述，不再重述。
圖2為本發(fā)明實施例中基本交換單元SE的方框圖。在本發(fā)明實施例中，將由單個話音存儲器SE20和單個控制存儲器CM21及相關(guān)的控制電路所組成的數(shù)字交換網(wǎng)絡(luò)稱為基本交換單元SE11?；窘粨Q單元SE11是由話音存儲器SM20、控制存儲器CM21、計算機接口電路22及地址控制邏輯電路23四部分組成，其電路結(jié)構(gòu)前已敘述，不再復(fù)述，其工作原理如下從多路復(fù)用模塊MUX10輸出的時分多路復(fù)用8比特并行數(shù)據(jù)碼D0～D7，在幀同步信號給定后，根據(jù)地址控制邏輯電路23給出的脈沖計數(shù)地址A0～A10和讀/寫R/W信號，通過高速數(shù)據(jù)總線HWL24按順序?qū)懭隨M20的各個存儲單元中;同時，根據(jù)從數(shù)據(jù)總線29輸入到SM20 ABR端的CM21 DBL端輸出的來自CPU的控制信號(這個信號含有輸入線序號及其時隙序號的信息)，可以從SM20中讀出存儲在SM20中某個存儲單元中的內(nèi)容。在SM20中，由于采用2套并行獨立工作的地址、數(shù)據(jù)和控制總線，當(dāng)對不同存儲單元進行操作時，DBL和DBR端口可以并行獨立工作，因而信息的寫入與讀出操作過程是各自同時進行，互不干擾的。從SM20讀出的信息結(jié)果d0～d7由HWR25送至多路分路模塊DMX12。
控制存儲器CM21同樣采用2套并行獨立工作的地址、數(shù)據(jù)和控制總線。CM21 DBR端按照通過計算機接口電路22送到CM21 ABR端口的CPU地址信號、送至CM21CER端的CS信號及送至CM21 R/WR端的CPU CR/W信號隨機寫入來自CPU的控制信息;按照從地址控制邏輯電路23輸出的脈沖計數(shù)地址A0～A10，將順序讀出存在CM21內(nèi)的CPU控制信息，由CM21 DBL送至SM20 ABR端以控制SM20中存儲信息的讀出。由于CPU控制信息的寫入速度較慢，CM21的DBL和DBR端口的讀出與寫入可能會發(fā)生同時進行的情況，為避免操作沖突，不致使順序讀出的CM21所存的CPU控制信息碼流發(fā)生斷流或CPU的控制信息寫入CM21時發(fā)生錯誤，本發(fā)明特在CM21與CPU之間設(shè)置了一個采用地址沖突預(yù)判仲裁邏輯原理設(shè)計的計算機接口電路22。在有地址沖突發(fā)生的情況下，計算機接口電路22將向CPU給出等待信號AWAIT高電平指示信號，CPU收到此信號后自動延長寫入周期，直至等待信號AWAIT無效后再繼續(xù)寫入，這種寫入CPU控制信息的方法并不會因地址沖突的發(fā)生臨時中斷寫入信息而出現(xiàn)錯誤。
本實施方案與傳統(tǒng)的T型交換網(wǎng)絡(luò)相比有以下幾個優(yōu)點1、傳統(tǒng)T型交換網(wǎng)絡(luò)只有一套獨立的對外總線，為使交換前后的信息隔離，在讀/寫期間需進行頻繁的總線切換來控制讀出和寫入過程，因而其外圍控制電路相對復(fù)雜;而本實施方案中，因有2套獨立并行工作的地址、數(shù)據(jù)和控制總線，使輸入總線HWL24與輸出總線HWR25以及相應(yīng)的控制部分自然分開，免去了復(fù)雜的總線切換邏輯電路。
2、傳統(tǒng)T型交換網(wǎng)絡(luò)中，話音存儲器SM或是采用順序?qū)懭?、控制讀出的輸出控制方式，或是采用控制寫入、順序讀出的輸入控制方式，存儲器內(nèi)容的寫入與讀出的實現(xiàn)方式是串行、交替進行的，因而使交換速度受到限制;而本實施方案中，話音存儲器SM20的信息寫入和讀出操作在微觀上絕對是并行執(zhí)行的，在存儲器存取速度相等的情況下，本方案要比傳統(tǒng)T型交換網(wǎng)絡(luò)的交換速率提高一倍。
3、傳統(tǒng)T型交換網(wǎng)絡(luò)中，控制存儲器CM的布線邏輯讀出和中央處理機CPU的程序?qū)懭肟刂剖欠謺r交替操作的;若CM的寫入總線直接與CPU總線連接，由于快速的CPU對外部存儲器的寫入周期也要大于50ns，因而交換復(fù)用度受到限制;若采用CPU總線鎖存、硬件比較寫入的方法，不但硬件電路復(fù)雜，且會降低CPU對呼叫接續(xù)的控制速率;而在本實施方案中，由于控制存儲器CM21也是采用2套獨立并行工作的地址、數(shù)據(jù)和控制總線的存儲器，地址沖突預(yù)判仲裁邏輯控制可以使得控制存儲器CM21布線邏輯讀出和CPU程序?qū)懭胪耆毩?，對其讀、寫可同時執(zhí)行，因而極大地提高了其交換控制速度，也不會出現(xiàn)CM21的讀出信息中斷現(xiàn)象，這對于用于高速數(shù)據(jù)交換的大容量程控數(shù)字交換機來說是至關(guān)重要的。
在本實施方案的工程實現(xiàn)時，話音存儲器SM20和控制存儲器CM21均采用雙端口RAM來實現(xiàn)的。當(dāng)存取速度＜60ns時，基本交換單元SE11的交換時隙容量為2048×2048TSs;當(dāng)存取速度＜30ns時，SE11的交換時隙容量為4096×4096TSs。
圖3為本發(fā)明實施例基本交換單元SE中的計算機接口電路方框圖。這個接口電路是一個帶有地址沖突預(yù)判仲裁邏輯功能的電路，是為防止采用2套并行獨立工作電路發(fā)生地址沖突的CM21而特設(shè)的，在本發(fā)明實施例的實現(xiàn)上至關(guān)重要。其電路實現(xiàn)如下12位減法器311的輸入端分別與脈沖計數(shù)地址總線312和計算機地址總線313相連，輸出端中S0、S1、S2空接，S3與開關(guān)310相連再與3輸入端或非門39的1個輸入端相接，S4和S5分別與或非門39的另二個輸入端相接，S6、S7、S8分別與3輸入端或非門38的3個輸入端相接，S9、S10、S11分別與3輸入端或非門37的3個輸入端相接，或非門37、38、39的輸出端分別與3輸入端與非門36的3個輸入端相接，與非門36的輸出端與D觸發(fā)器30的D端相接，D觸發(fā)器30的Q端輸出ACS信號至CM22的CER端，輸出AWAIT送至CPU處，CS信號分別與D觸發(fā)器35的D端和通過非門31與D觸發(fā)器30的CLR端相連，CP16M分別與D觸發(fā)器35的CP端和3輸入端或非門34的一個輸入端相連，或非門34的另二個端口分別與D觸發(fā)器30和35的Q端相連。或非門34的輸出端通過串聯(lián)的2個與門32、33接到D觸發(fā)器30的CLK端上。該電路的基本工作原理如下在通常情況下(指無地址沖突發(fā)生時)，D觸發(fā)器30的Q端輸出為高電平信號，Q端輸出為低電平信號，即ACS與AWAIT信號均為低電平，此時CPU可直接將數(shù)據(jù)寫入CM21的存儲單元中。
當(dāng)脈沖計數(shù)地址信號A10～A0和計算機地址總線信號A11′～A1′同時輸入到12位減法器311中，通過12位減法器311完成兩組信號的減法運算，即S(11，10……0)＝(A10～A0)-(A11′～A1′)。如果運算結(jié)果中S11～S4信號均為0，說明兩組信號地址發(fā)生沖突，此時輸入端與減法器S11～S4相連的3個3輸入端或非門37、38、39的輸出端全為1(其它情況下，或非門37～39的輸出端非全為1)，并分別送至3輸入端與非門36的3個輸入端，當(dāng)輸入端全為1時，與非門36的輸出端才為低電平信號。該信號同時輸入到D觸發(fā)器30的數(shù)據(jù)置入端D。在與門32輸出端輸出的時鐘脈沖上升沿的控制下，D觸發(fā)器30被置位，Q端輸出為低電平信號，Q端輸出的ACS和AWAIT信號均為高電平。此時，ACS封鎖了CPU對CM21的寫入，同時AWAIT高電平信號送至CPU示意發(fā)生地址沖突。CPU收到該正脈沖電平信號后將自動延長寫入周期，直至AWAIT信號變成低電平(即解除沖突)為止。
當(dāng)CPU完成對CM21的一次寫入后，CS信號由低變高，經(jīng)非門31反相后加至D觸發(fā)器30的CLR端，此時，可將D觸發(fā)器30清除復(fù)位，即Q端為低電平，Q變成高電平，ACS、AWAIT不再有意義。在每次CPU要寫入CM21時，CS信號先由高變低，經(jīng)非門31反相后變成高電平，解除上述清除過程，若無沖突發(fā)生，D觸發(fā)器30的D輸入端始終為1，在緊接著的下個時鐘脈沖上升沿將D觸發(fā)器30置位成Q＝1，Q＝0，這樣，便可以完成正常的寫入操作。
D觸發(fā)器35的時鐘脈沖輸入端CP接入信號CP16M，同時又與D觸發(fā)器30和35的Q端輸出信號一同分別接入3輸入端或非門34的3個輸入端，組成沖突封鎖電路。當(dāng)無沖突發(fā)生時，D觸發(fā)器30的Q端輸出高電平“1”信號到或非門34的輸入端，這時不論CP16M信號和CS信號處于何種狀態(tài)，或非門34輸出信號均為低電平“0”，經(jīng)與門32和33延時10ns后，將D觸發(fā)器30 CLK端口置“0”，使Q保持低電平“0”，完成對CM21的寫入過程，在隨后的CM21寫入周期內(nèi)，不再重新置位，即使隨后到來的地址組有沖突，也不影響本周期內(nèi)的CM21數(shù)據(jù)寫入;當(dāng)有沖突發(fā)生時，此時CS為低電平“0”，打開或非門34，允許CP16M時鐘信號通過或非門34，經(jīng)延遲10ns后進入D觸發(fā)器30的時鐘輸入端CLK，電路實時跟蹤檢測，直至沖突解除時為止。
圖4是本發(fā)明實施例中基本交換單元SE采用矩陣疊加方案進行擴容的大容量數(shù)字交換網(wǎng)絡(luò)方框圖。該網(wǎng)絡(luò)是基于基本交換單元SE11相似的工作原理基礎(chǔ)上構(gòu)成的。SE11是一個可擴展的模塊，它可以由一個N行×N列的話音存儲器SM矩陣和一列分別為每行的各個SM服務(wù)的控制存儲器CM及一組計算機接口電路連接構(gòu)成一個大容量的交換網(wǎng)絡(luò)，在本發(fā)明實施例中，圖4所示的是采用計算機分散控制的4行×4列的矩陣疊加交換網(wǎng)絡(luò)模塊。其中，脈沖計數(shù)地址總線A10～A0分別并接到所有SM和CM的ABL端及計算機接口電路的輸入端，并行輸入的四路高速數(shù)據(jù)總線HWL0～HWL3分別接到四行并行排列的各行的各個SM的DBL端，即HWL0接到并聯(lián)的SM400～SM403的DBL端，HWL1接到并聯(lián)的SM410～SM413的DBL端，以下類同;并行輸出的四路高速數(shù)據(jù)總線HWR0～HWR3分別接到并列排列的各列的各個SM的DBR端，即HWR0接到并列的SM400、410、420、430的DBR端，HWR1接到并列的SM401、411、421、431的DBR端，以下類同;并列排列的一列CM40～CM43的DBL端分別與并行排列的各行的各個SM的ABR端相接，即CM40的DBL端接到并聯(lián)排列的一行SM400、401、402、403的ABR端，CM41的DBL端接到并聯(lián)排列的一行SM410、411、412、413的ABR端，以下類同;來自CPU的控制信息DB分別接入并列的各個CM40～CM43的DBR端，來自CPU的地址信息分別接入并列的各個CM40～CM43的ABR端和各個計算機接口電路44～47的輸入端，來自CPU的R/W信號經(jīng)并列的各個計算機接口電路44～47與并列的各個CM40～CM43并聯(lián)接入，來自CPU的一組選片信號CS0～CS3分別接入并列的各個計算機接口電路44～47內(nèi)，各個計算機接口電路44～47的輸出端并聯(lián)接在AWAIT輸出信號線上;在計算機集中控制狀態(tài)下，計算機接口電路和CS可以只用一個，為各個CM40～CM43共用，其中與計算機接口電路相連的四組連線合并為一組。其工作原理如下在實際工作時，每一行的SMi共同接到同一組話音編碼信號輸入HWLi(i＝0，1，2，3)，在脈沖計數(shù)地址A10～A0和讀/寫R/W信號的控制下，每行只有一個SM寫入周期有效，這時，HWLi只為這一個SM提供話音信息，其余3個本周期內(nèi)不工作;下一周期重復(fù)進行以上過程，以此類推。同樣，在從CMj(j＝0，1，2，3)輸出的來自CPU的控制信號的控制下，每一列SMj(j＝0，1，2，3)在給定讀出周期內(nèi)只有一個SM處于工作狀態(tài)，其它3個SM在本周期內(nèi)不工作，其數(shù)據(jù)總線輸出為高阻抗?fàn)顟B(tài)，因而每一列SMj可以共用一個公共的輸出總線HWRj(j＝0，1，2，3)。由于每一行SMi(i＝0，1，2，3)每一時刻(即讀/寫周期)內(nèi)只有一個SM在工作，所以它們可以公用一個CMi(i＝0，1，2，3)。
根據(jù)以上所述的工作情況，每一行的SMi與CMi之間的連接是按下述方式進行的CMi的數(shù)據(jù)總線位寬為16位，即D0～D15，其中D0～D10與該行每個SMi讀出控制端口ABR0～ABR10相接(參見圖4)，D11～D14分別為SMi1～SMi4(此時i為固定值)提供選片信號，這些信號都是互斥的，它們的值是由計算機預(yù)先按信令要求寫入的，因而能保證上述SM工作時的特征要求。本圖中所有SM的寫入控制端口ABL的地址指令和所有CM的讀出控制端口ABL的地址指令均為脈沖計數(shù)地址A0～A10。在本圖的SM矩陣中，每一個SM的R/WL端、CEL端和OEL端信號的產(chǎn)生和工作原理與圖2中SE的SM20情況完全一樣，R/WR、CER、OER的情況也與圖2中所述情況一樣，不再重述。與每一個CMi相對應(yīng)有一個相應(yīng)的計算機接口電路，它的工作原理以及它與CMi的接口和圖2所述情況相同，不再重述。當(dāng)采用多臺CPU進行分散控制時，可分別為每個CPU設(shè)置一套計算機接口電路，但當(dāng)采用一個CPU進行集中控制時，可只公用一套計算機接口電路，以節(jié)省體積和成本。
綜上所述，與實現(xiàn)相等交換容量的T-S-T傳統(tǒng)交換網(wǎng)絡(luò)相比，本發(fā)明所提出的實施方案使其體積縮小了6倍以上，而成本下降了5倍左右，可靠性和控制性能都得以提高。同時，與傳統(tǒng)的T型交換網(wǎng)絡(luò)相比，本發(fā)明所提出的實施方案可使交換網(wǎng)絡(luò)的容量增加一倍，具有更大的數(shù)字時隙交換能力，響應(yīng)速度加快，軟件接續(xù)控制簡單，具有很好的應(yīng)用前景。本發(fā)明不僅能用于話音交換的大容量程控數(shù)字時分交換機，而且由于無阻塞，特別適用于高速數(shù)據(jù)通信交換的ISDN大容量程控數(shù)字交換機中。
權(quán)利要求
1.本發(fā)明涉及一種大容量程控數(shù)字交換機的新型同步數(shù)字交換網(wǎng)絡(luò)，所述的交換網(wǎng)絡(luò)由多路復(fù)用模塊MUX10、基本交換單元SE11、多路分路模塊DMX12及計算機控制與測試環(huán)路13所組成，其特征在于所述的在多路復(fù)用模塊MUX10和多路分路模塊DMX12之間的基本交換單元SE11是一個可擴展的模塊，它是由單個的用于話音交換的話音存儲器SM20、用于傳送CPU控制信息的控制存儲器CM21、為防止CM21發(fā)生地址沖突而特設(shè)的計算機接口電路22和用于產(chǎn)生SM20讀/寫R/W信號、脈沖計數(shù)地址信號和時鐘脈沖信號的地址控制邏輯電路23四部分所構(gòu)成，其中，輸入高速數(shù)據(jù)總線HWL24接至話音存儲器SM20的DBL端，SM20的DBR端接輸出高速數(shù)據(jù)總線HWR25，地址控制邏輯電路23產(chǎn)生脈沖計數(shù)地址信號A0～A10分別送至SM20及CM21的ABL端和計算機接口電路22的輸入端，產(chǎn)生R/W信號送至SM20的R/WL端，同時產(chǎn)生頻率為16.384MHz、相位相反的時鐘脈沖CP16M和CP16M，CM21的DBR端接來自中央處理機CPU的控制數(shù)據(jù)總線28，DBL端與SM20的ABR端相連，來自CPU的控制信號CR/W和CS以及CPU地址信號通過計算機接口電路22分別送至CM21的R/WR、CER和ABR端，SM20的CEL、OEL、CER、OER和CM21的OEL、CEL、OER端接地，SM20的R/WR和CM21的R/WL端接+5V電壓，計算機接口電路22送出等待信號AWAIT至CPU。
2.根據(jù)權(quán)利要求1所述的一種大容量程控數(shù)字交換機的新型同步交換網(wǎng)絡(luò)，其特征在于所述的基本交換單元SE11中的計算機接口電路是一個具有地址沖突預(yù)判仲裁邏輯功能的電路，其中，12位減法器311的輸入端分別與脈沖計數(shù)地址總線312和計算機地址總線313相連，輸出端中S0、S1、S2空接，S3與開關(guān)310相連再與3輸入端或非門39的1個輸入端相接，S4和S5分別與或非門39的另二個輸入端相接，S6、S7、S8分別與3輸入端或非門38的3個輸入端相接，S9、S10、S11分別與3輸入端或非門37的3個輸入端相接，或非門37、38、39的輸出端分別與3輸入端與非門36的3個輸入端相接，與非門36的輸出端與D觸發(fā)器30的D端相接，D觸發(fā)器30的Q端輸出ACS信號至CM22的CES端，輸出AWAIT送至CPU處，CS信號分別與D觸發(fā)器35的D端和通過非門31與D觸發(fā)器30的CLR端相連，CP16M分別與D觸發(fā)器35的CP端和3輸入端或非門34的1個輸入端相連，或非門34的另2個端分別與D觸發(fā)器30和35的Q端相連，或非門34的輸出端通過串聯(lián)的2個與門32、33接到D觸發(fā)器30的CLK端上。
3.根據(jù)權(quán)利要求1所述的一種大容量程控數(shù)字交換機的新型同步交換網(wǎng)絡(luò)，其特征在于所述的基本交換單元SE11是一個可擴展的模塊，它可以由一個N行×N列的話音存儲器SM矩陣和一列分別為每行的各個SM服務(wù)的控制存儲器CM及一組計算機接口電路連接構(gòu)成一個大容量的交換網(wǎng)絡(luò)，其中，脈沖計數(shù)地址總線A10～A0分別與所有SM和CM的ABL端及計算機接口電路的輸入端連接，并行輸入的四路高速數(shù)據(jù)輸入總線HWL0～HWL3分別接到四行并行排列的各行的各個SM的DBL端，即HWL0接到并聯(lián)的SM400～SM403的DBL端，HWL1接到并聯(lián)的SM410～SM413的DBL端，以下類同;并行輸出的四路高速數(shù)據(jù)總線HWR0～HWR3分別接到并列排列的各列的各個SM的DBR端，即HWR0接到并列的SM400，410，420，430的DBR端，HWR1接到并列的SM401，411，421，431的DBR端，以下類同;并列排列的一列CM40～CM43的DBL端分別與并聯(lián)排列的各行的各個SM的ABR端相接，即CM40的DBL端接到并聯(lián)排列的一行SM400、401、402、403的ABR端，CM41的DBL端接到并聯(lián)排列的一行SM410、411、412、413的ABR端，以下類同;來自CPU的控制信息DB分別接入并列的各個CM40～CM43的DBR端，來自CPU的地址信息AB分別接入并列的各個CM40～CM43的ABR端和各個計算機接口電路44～47的輸入端，來自CPU的R/W信號經(jīng)并列的各個計算機接口電路44～47與并列的各個CM40～CM43并聯(lián)接入，來自CPU的一組選片信號CS0～CS3分別接入并列的各個計算機接口電路44～47內(nèi)，各個計算機接口電路44～47的輸出端并聯(lián)接在AWAIT輸出信號線上;在計算機集中控制狀態(tài)下，計算機接口電路和CS可以只用一個，為CM40～CM43共用，其中與計算機接口電路相連的四組連線合并為一組。
全文摘要
本發(fā)明涉及一種大容量程控數(shù)字交換機的新型高速同步交換網(wǎng)絡(luò)。它的核心部分是采用了以2套并行獨立的地址、數(shù)據(jù)和控制總線為特征的雙端口存儲器件作為話音存儲器和控制存儲器，并特設(shè)有帶有地址沖突預(yù)判仲裁邏輯功能的計算機接口電路的基本交換單元，其容量可從2048×2048TSs到16384×16384TSs；與同等容量的T-S-T型交換網(wǎng)路相比，體積縮小6倍以上，成本下降5倍左右，特別適用于大容量高速數(shù)據(jù)程控交換機。
文檔編號H04Q11/04GK1090702SQ93121290
公開日1994年8月10日 申請日期1993年12月30日 優(yōu)先權(quán)日1993年12月30日
發(fā)明者康繼昌, 劉斌 申請人:西北工業(yè)大學(xué), 濰坊華光電子信息產(chǎn)業(yè)集團公司