專利名稱:可編程的脈沖干擾仿真器的制作方法
本發(fā)明為一種產(chǎn)生高頻脈沖干擾的裝置，屬于通信干擾和電脈沖產(chǎn)生技術(shù)領(lǐng)域：
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在現(xiàn)有技術(shù)中，阿爾伯特在博士論文“脈沖干擾對(duì)數(shù)示通信系統(tǒng)影響的研究”(Albert-Osaghae V.K.I. An In-vestigation of Impulsive Noise and its Ef-fects on a Digital Radio Communication Sys-tem.ph.O Thesis，May 1979，Universty of Bir-mingham)，利用PDP-11-20小型計(jì)算機(jī)建立產(chǎn)生脈沖干擾實(shí)驗(yàn)系統(tǒng)，其方法是用同余法產(chǎn)生均勻分布的隨機(jī)數(shù)。在使用實(shí)驗(yàn)系統(tǒng)時(shí)，先將三個(gè)文檔的隨機(jī)數(shù)轉(zhuǎn)移到計(jì)算機(jī)的內(nèi)存，然后順序地取出。一組隨機(jī)數(shù)用來控制時(shí)延程序的循環(huán)次數(shù)，造成相應(yīng)的時(shí)延，脈沖出現(xiàn)的時(shí)間由此而決定。另一組數(shù)經(jīng)數(shù)/模變換之后送到調(diào)制器控制高頻脈沖的幅度。原始的均勻分布隨機(jī)數(shù)經(jīng)數(shù)/模變換后送到移相器控制高頻的相位。
阿爾伯特實(shí)驗(yàn)系統(tǒng)的優(yōu)點(diǎn)是可以獨(dú)立地對(duì)脈沖的幅度和間隙編程，使它們各自滿足規(guī)定的概率分布函數(shù)。但是，這個(gè)系統(tǒng)由于執(zhí)行取數(shù)程序、時(shí)延程序的各條指令共需50μs的時(shí)間，因此相鄰脈沖的最小間隔為50μs，脈沖序列的短時(shí)速率最高只能達(dá)到20KP/S，而這離起初脈沖干擾的最高速率相差甚遠(yuǎn)。其次，用同余法產(chǎn)生隨機(jī)數(shù)雖然比較簡(jiǎn)單，但此系統(tǒng)中隨機(jī)數(shù)列的周期僅8192，這從仿真的角度來看是太短了。第三，實(shí)驗(yàn)系統(tǒng)中包括PDP-11-20計(jì)算機(jī)，使用不便。
由于上述三個(gè)缺陷，該系統(tǒng)並未付諸實(shí)用。為此阿爾伯特曾提出用AmZ8002或Plessey MIPROC等16位高速微型機(jī)代替PDP-11小型機(jī)，推算短時(shí)脈沖速率可達(dá)100KP/S。如按這種設(shè)想來制造仿真器，不僅價(jià)格昂，而且短時(shí)脈沖速率和序列周期這兩個(gè)關(guān)鍵性的指標(biāo)均不能令人滿意，所以這也不是一個(gè)理想的解決問題的途徑。
該領(lǐng)域的另一項(xiàng)現(xiàn)有技術(shù)是用硬件實(shí)現(xiàn)的隨機(jī)數(shù)發(fā)生器，帕里(Perry)等人用數(shù)字電路產(chǎn)生了均勻分布、正態(tài)分布和三角形分布的隨機(jī)數(shù)(“電氣與電子工程師協(xié)會(huì)志”聲學(xué)與電子分冊(cè))(IEEE Tran.on Audio and Electronics Vol.Au-20，No.4，1972)。用硬件產(chǎn)生隨機(jī)數(shù)的優(yōu)點(diǎn)是速度快、周期長(zhǎng)。例如帕里的隨機(jī)數(shù)發(fā)生器輸出一個(gè)數(shù)僅需0.375μs，序列周期長(zhǎng)達(dá)14，942，265?？上У氖?，所有的硬件方案只能產(chǎn)生有限的幾種分布規(guī)律的隨機(jī)數(shù)，要想根據(jù)需要任意地改變隨機(jī)數(shù)的分布函數(shù)是不可能的，這就決定了脈沖干擾仿真器不可能全部用硬件實(shí)現(xiàn)。
本發(fā)明的目的是針對(duì)上述方案的不足之處提出一種高速高精度的可編程的脈沖干擾仿真器。該仿真器包括一個(gè)具有四個(gè)並行接口的M6800微機(jī)系統(tǒng)，一個(gè)均勻分布隨機(jī)數(shù)發(fā)生器URNG、一個(gè)12位×12位的單片乘法累加器JDC1009J，兩個(gè)16位的先入先出(FIFO)存貯器(每一個(gè)由兩片AM2812 ADC並聯(lián)組成)、一個(gè)16位的數(shù)模變換器DAC、一個(gè)數(shù)字定時(shí)器、一個(gè)高頻調(diào)制器和少量的輔助電路。
下面對(duì)照?qǐng)D1所示的系統(tǒng)方框和圖2所示的時(shí)間波形圖來詳細(xì)說明產(chǎn)生脈沖干擾的全部過程均勻分布的隨機(jī)數(shù)發(fā)生器URNG輸出一個(gè)3比特的隨機(jī)數(shù)序列和一個(gè)16比特的隨機(jī)數(shù)序列。3比特的隨機(jī)數(shù)序列在必要時(shí)可以用來控制高頻脈沖的相位。
16比特的隨機(jī)數(shù)分成高8位和低8位。如果相繼輸出的兩個(gè)16比特?cái)?shù)分別是u和v，則它們可表示為u＝uj28+Δu (1)v＝vj28+Δv其中uj和vj表示u和v的高8位所代表的數(shù)，而Δu和Δv則表示兩個(gè)數(shù)的低8位所代表的數(shù)。
由圖1可見，高8位數(shù)經(jīng)①直接送到M6800的兩個(gè)輸入口PIA1和PIA2。中央處理器CPU先從PIA1取得uj，並以u(píng)j為地址去查閱隨機(jī)存貯器RAM中存放的一個(gè)256點(diǎn)的函數(shù)表y(u)＝f(u)，讀出相應(yīng)點(diǎn)的函數(shù)值y(u)j和函數(shù)在該點(diǎn)的斜率S(u)j。這里用上標(biāo)(u)表示所得的函數(shù)值和斜率都是根據(jù)第一個(gè)數(shù)U查表的結(jié)果。接著，CPU將函數(shù)值y(u)j送到輸出口PIA4，而斜率S(u)j送到輸出口PIA3。PIA3和PIA4這兩個(gè)輸出口編程為脈沖方式，所以當(dāng)CPU送數(shù)完畢時(shí)，從接口的CB2線上將輸出一個(gè)負(fù)脈沖。這兩個(gè)CB2負(fù)脈沖經(jīng)⑥和⑦送到控制器，使之產(chǎn)生三個(gè)控制脈沖C1，C2和C3。在這三個(gè)控制脈沖的作用下PIA4中的函數(shù)值y(u)j將經(jīng)⑧和⑨裝入乘法累加器中的R3寄存器，PIA3中的斜率值S(u)j將經(jīng)③送入乘法累加器中的R1寄存器，而URNG輸出的16比特?cái)?shù)的低8位將經(jīng)②進(jìn)入乘法累加器中的R2寄存器(見圖2)。裝數(shù)完畢，乘法累加器由C2脈沖啟動(dòng)，進(jìn)行運(yùn)算，並在70μs的時(shí)間內(nèi)得出結(jié)果存入寄存器R3。運(yùn)算結(jié)果是y(u)＝y(tǒng)(u)j+s(u)jΔv (2)根據(jù)線性內(nèi)插的要求，由自變量u求得的函數(shù)值y(u)應(yīng)該是y(u)＝y(tǒng)(u)j+s(u)jΔu (3)而實(shí)際運(yùn)算的結(jié)果中，乘數(shù)不是Δu而是Δv，這是因?yàn)楫?dāng)PIA1上的數(shù)uj被CPU讀過后，URNG已經(jīng)被重新觸發(fā)而輸出了第二個(gè)數(shù)v，這一點(diǎn)可以從時(shí)間波形圖圖2上清楚地看出。URNG產(chǎn)生的16比特?cái)?shù)的高8位數(shù)和低8位數(shù)之間的相關(guān)系數(shù)為0.013，且Δu和Δv本身都是均勻分布的隨機(jī)數(shù)，因此可以認(rèn)為根據(jù)(2)式和(3)式計(jì)算的y(u)具有相同的統(tǒng)計(jì)特性。
寄存器R3中存放的運(yùn)算結(jié)果y(u)經(jīng)⑩和(11)加到兩個(gè)16位×32字的先入先出(FIFO)存貯器，兩個(gè)存貯器都是用兩個(gè)8位×32字的FIFO存貯器並聯(lián)而成。利用FIFO存貯器暫存隨機(jī)數(shù)列，以滿足短時(shí)內(nèi)高速取數(shù)的需要是本方案不同于現(xiàn)有技術(shù)的一個(gè)重要標(biāo)志。加在FIFO輸入端的數(shù)據(jù)當(dāng)SI出現(xiàn)脈沖時(shí)移入FIFO(當(dāng)32個(gè)寄存器全部裝滿時(shí)則不能進(jìn)入)。兩個(gè)SI端經(jīng)④和⑤分別和PIA1和PIA2的CA2端相連，每當(dāng)PIA1或PIA2上的數(shù)據(jù)被CPU讀過之后，相應(yīng)的PIA的CA2線上將出現(xiàn)負(fù)脈沖。如PIA1的CA2有負(fù)脈沖，F(xiàn)IFO1裝數(shù)。如PIA2的CA2呈現(xiàn)負(fù)脈沖，則PIA2裝數(shù)?，F(xiàn)在，當(dāng)運(yùn)算結(jié)果y(u)出現(xiàn)在寄存器R3中時(shí)，正值CPU向PIA2取數(shù)，所以y(u)在PIA2的CA2脈沖控制下經(jīng)(11)進(jìn)入FIFO2。
與上述過程類似，URNG輸入的下一個(gè)隨機(jī)數(shù)v也是經(jīng)過查表(另一個(gè)函數(shù)y(v)＝ψ(v))和線性內(nèi)插而得到運(yùn)算結(jié)果y(v)＝y(tǒng)(v)j+s(v)jΔu (4)上標(biāo)(v)表示有關(guān)數(shù)是起源于隨機(jī)數(shù)vo與公式(2)相類似，這里線性內(nèi)插的乘數(shù)不是Δv而是URNG產(chǎn)生的再下一個(gè)數(shù)的低8位所代表的數(shù)Δu。運(yùn)算結(jié)果也是出現(xiàn)在乘法累加器的R3寄存器中，但是，在y(v)出現(xiàn)后接著發(fā)生的事是CPU從PIA1讀數(shù)，因此由PIA1的CA2端有脈沖經(jīng)④送到FIFO1的SI端，使y(v)經(jīng)⑩移入FIFO10。
由此可見，如果URNG產(chǎn)生的數(shù)列x1，x2，……，xixi+1，……中的xi(i＝2n，n＝0，1，2，……)經(jīng)查表和線性內(nèi)插得到y(tǒng)i(i＝2n，n＝0，1，2，……)，xi+1(i＝2n，n＝0，1，2，……)經(jīng)查表和線性內(nèi)插得到y(tǒng)i+1(i＝2n，n＝0，1，2，……)，則yi依次進(jìn)入FIFO2，而yi+1依次進(jìn)入FIFO1。
每當(dāng)一個(gè)數(shù)進(jìn)入FIFO時(shí)，F(xiàn)IFO的IR端就從它的邏輯高電平變到邏輯低電平，同時(shí)這個(gè)數(shù)自動(dòng)向FIFO的輸出端轉(zhuǎn)移直到遇到某個(gè)已經(jīng)裝有數(shù)的寄存數(shù)為止。IR端的電平躍變經(jīng)(12)和(13)傳到URNG，使URNG的狀態(tài)發(fā)生一次改變，推出一個(gè)新的隨機(jī)數(shù)。如果在某一時(shí)刻，F(xiàn)IFO的32個(gè)寄存器已全部裝滿，而新的數(shù)又到達(dá)其輸入端，這時(shí)即使SI端出現(xiàn)脈沖，新的數(shù)也不能進(jìn)入FIFO，IR端也不會(huì)出現(xiàn)電位的躍變，URNG因此也不會(huì)輸出下一個(gè)數(shù)。這時(shí)雖然查表和線性內(nèi)插仍按M6800內(nèi)時(shí)鐘的節(jié)奏繼續(xù)進(jìn)行，運(yùn)算的結(jié)果卻是一成不變的，仿真器相當(dāng)處于停頓狀態(tài)。這樣的設(shè)計(jì)便干擾脈沖的平均輸出速率與微機(jī)的時(shí)鐘無關(guān)而完全受外時(shí)鐘的控制。而且，URNG產(chǎn)生隨機(jī)數(shù)的速率也完全和輸出速率相適應(yīng)，不論外時(shí)鐘頻率的高低，整個(gè)序列14×106個(gè)數(shù)中的每一個(gè)都將經(jīng)過變換而送到輸出端。
FIFO2的輸出端經(jīng)(15)接到一個(gè)數(shù)字定時(shí)器。定時(shí)器受外時(shí)鐘的驅(qū)動(dòng)對(duì)FIFO2輸出端上的數(shù)字計(jì)數(shù)，計(jì)數(shù)完畢時(shí)送出一個(gè)定時(shí)脈沖。因此，如外時(shí)鐘的周期為Te，則定時(shí)脈沖出現(xiàn)的時(shí)間將是T(u)＝y(tǒng)(u)Te(5)由于y(u)是一個(gè)16比特的二進(jìn)制數(shù)，T(u)的變化范圍可從Te至65535Te。
從定時(shí)器輸出的定時(shí)脈沖經(jīng)(16)和(17)加到兩個(gè)FIFO的SO端，每當(dāng)這個(gè)正脈沖到達(dá)SO端，F(xiàn)IFO中最后一個(gè)寄存器中的數(shù)便被取出，而排隊(duì)在前的數(shù)自動(dòng)向輸出端移動(dòng)。從FIFO1取出的16比特?cái)?shù)經(jīng)(14)加到數(shù)模變換器DAC，DAC輸出的模擬電壓經(jīng)(18)送到高頻調(diào)制器，控制輸出高頻脈沖的幅度，而高頻脈沖出現(xiàn)的時(shí)刻完全由定時(shí)脈沖決定。
隨機(jī)數(shù)y(u)(從FIFO2輸出)的概率分布函數(shù)完全由RAM中的函數(shù)表y(u)＝f(u)決定。隨機(jī)數(shù)y(v)(從FIFO1輸出)的概率分布函數(shù)完全由RAM中的函數(shù)表y(v)＝ψ(v)決定。RAM中可以存放多個(gè)函數(shù)表供產(chǎn)生y(u)和y(v)時(shí)選用。因此，脈沖的幅度分布規(guī)律和出現(xiàn)時(shí)間的分布規(guī)律可以方便地改變以適應(yīng)仿真的需要。至于輸出脈沖的平均速率，也能方便地進(jìn)行控制。事實(shí)上，只要改變外時(shí)鐘的頻率就行了。
按本發(fā)明構(gòu)成的裝置，只要輸出脈沖的平均速率不超過隨機(jī)數(shù)y(u)(或y(v))的產(chǎn)生速率的88%，F(xiàn)IFO實(shí)際上在任何時(shí)候都不會(huì)被取空。系統(tǒng)采用的是低速微機(jī)，其時(shí)鐘頻率為833KHZ(一個(gè)時(shí)鐘周期為1.2μs)，為了產(chǎn)生一個(gè)y(u)(或一個(gè)y(v))，CPU需要執(zhí)行27條指令，共需130個(gè)時(shí)鐘周期，即130×1.2＝156μs，所以產(chǎn)生隨機(jī)數(shù)y(u)的速率是6410個(gè)數(shù)/秒，這就是說，輸出脈沖的平均速率不應(yīng)超過6410×0.88＝5641。如果外時(shí)鐘的頻率調(diào)得過高，使脈沖的平均速率超過了這個(gè)限度，那么在輸出脈沖序列特別密集的時(shí)候，F(xiàn)IFO中的數(shù)就會(huì)因“入不敷出”而被取空。一旦FIFO被取空，其輸出端上就保持著最后一個(gè)寄存器中的數(shù)，再對(duì)它取數(shù)，就重復(fù)地得到這最后一個(gè)數(shù)了。因此，F(xiàn)IFO的被取空意味著在脈沖密集的部分短時(shí)間地出現(xiàn)一串幅度相同、間隔相同的脈沖。這種周期性的脈沖串夾雜在整個(gè)脈沖序列中，使概率分布函數(shù)的精度降低，這是不希望出現(xiàn)的情況。為了避免這種情況的發(fā)生，仿真器的面板上有一個(gè)“取空”指示燈，它受FIFO的OR端電位的控制。當(dāng)FIFO被取空，OR端的電壓降到邏輯低電平，“取空”放光二極管亮，提醒操作人員輸出脈沖速率已超過極限。
上面說到的5641P/S這個(gè)平均速率的極限值是使用標(biāo)準(zhǔn)M6800微機(jī)系統(tǒng)時(shí)的極限值，如果將微機(jī)硬件作一點(diǎn)改變，這個(gè)極限值可以大幅度地提高。
對(duì)高頻調(diào)制器的要求是速度快和動(dòng)態(tài)范圍大。本仿真器的樣機(jī)中用的是由兩個(gè)HP10514型平衡調(diào)制串聯(lián)構(gòu)成的高頻調(diào)制器，總的動(dòng)態(tài)范圍達(dá)80dB。高頻調(diào)制器的特性一般都呈非線性，但只要這非線性特性是已知的，就可以通過修改RAM中函數(shù)表的方法將它消除。
線性化前后的調(diào)制器特性示于圖3。
圖1中的ACIA1和ACIA2是M6800的兩個(gè)串行接口。ACIA1經(jīng)過調(diào)制解調(diào)器MODEM和磁帶機(jī)相聯(lián)，ACIA2則直接和顯示終端VDU相聯(lián)，這些都是M6800的外圍設(shè)備，與本發(fā)明沒有直接的關(guān)系。
本發(fā)明所取得的效果與現(xiàn)有技術(shù)相比具有以下特點(diǎn)1、脈沖幅度和脈沖間隔可以獨(dú)立編程，可事先設(shè)定任何所需的概率分布函數(shù)。
2、脈沖幅度和脈沖間隔都具有16位二進(jìn)制數(shù)的精度，其變化范圍都在84dB以上，能滿足測(cè)試通信系統(tǒng)的要求。
3、仿真器輸出的最高脈沖速率既不取決于硬件隨機(jī)數(shù)發(fā)生器的工作速率，又不取決于微機(jī)的運(yùn)算(查表和傳數(shù))速率，而是取決于先入先出存貯器的極限存取速率。本系統(tǒng)采用AM2812ADC型FIFO，極限存取速率大于1MHZ，因此短時(shí)脈沖速率可超過1000KP/S，相當(dāng)于阿爾伯特實(shí)驗(yàn)系統(tǒng)的50倍。如果采用高速FIFO，最高脈沖速率也能相應(yīng)地提高。
4、序列周期長(zhǎng)達(dá)7.5×106脈沖(相當(dāng)于阿爾伯特實(shí)驗(yàn)系統(tǒng)的900倍)。如系統(tǒng)以500P/S的平均速率輸出脈沖干擾，則在4小時(shí)之內(nèi)脈沖序列不會(huì)重復(fù)，而這已經(jīng)可以認(rèn)為很接近實(shí)際情況了。
5、由于微機(jī)中只需存放若干個(gè)256點(diǎn)的函數(shù)表，所需的內(nèi)存容量很小。例如，測(cè)試中經(jīng)常需用八種不同的概率分布函數(shù)(包括幅度和脈沖間隔)，存放八個(gè)函數(shù)表共需8K內(nèi)存空間。
6、輸出脈沖序列的平均速率是連續(xù)可調(diào)的，但其最大值取決于隨機(jī)數(shù)產(chǎn)生。變換和內(nèi)插所需的時(shí)間。由于硬件URNG和硬件內(nèi)插器的工作時(shí)間很快，所以平均速度的最大值實(shí)際上只取決于微型機(jī)執(zhí)行程序所需的時(shí)間。本系統(tǒng)采用標(biāo)準(zhǔn)的MSI6800微機(jī)系統(tǒng)，最大平均速率為6.4KP/S。若將PIA的聯(lián)接方式略加修改，可簡(jiǎn)化查表的程序，使最大平均速率提高為13.4KP/S(每秒的千脈沖數(shù))。如果用直接存貯器存取(DMA)技術(shù)，這個(gè)最大平均速率還可進(jìn)一步提高為104KP/S。
7、仿真器與微機(jī)系統(tǒng)做成一個(gè)整體，體積小，造價(jià)低，使用方便。
測(cè)試結(jié)果1、概率分布密度函數(shù)的測(cè)量為了測(cè)量概率密度分布函數(shù)，使用標(biāo)準(zhǔn)MSI-6800微機(jī)系統(tǒng)。仿真器的方框圖如圖1所示，但測(cè)試是在數(shù)字電路部分進(jìn)行的。測(cè)試概率密度分布函數(shù)的設(shè)備接在FIFO1的輸出端。FIFO2中的數(shù)列的分布函數(shù)可以任意選擇，但為了讀數(shù)的方便，宜采用均勻分布。外時(shí)鐘的頻率也可任意選擇，但為了使測(cè)試進(jìn)行得快些，宜將頻率盡量調(diào)高，只要不出現(xiàn)FIFO存貯器被取空的情況即可。因仿真器面板上有“FIFO取空”指示燈，這一點(diǎn)很容易做到。
曾對(duì)FIFO1的數(shù)列編制了三種不同的概率密度分布函數(shù)，它們是指數(shù)分布、瑞利分布和均勻分布，測(cè)試結(jié)果如下指數(shù)分布取平均值
y＝1000，
概率分布密度函數(shù)為fy(y)＝ae-ay＝10-3e-10-3y，存在RAM中的變換函數(shù)為y＝-10001n(1-x)，0≤x≤1，測(cè)試時(shí)，y的跨距取128，樣本大小取63810，每10秒記錄一次。理論上預(yù)期的頻率分布曲線為128×6381×fy(y)＝816.8e(-10(-3y))這條曲線在圖4上用實(shí)線表示。
實(shí)測(cè)結(jié)果也由圖4給出，用階梯線(直方圖)表示。由圖可見，測(cè)得的概率密度分布曲線與理論曲線相符。
瑞利分布取平均值
y＝1000μ＝
＝797.9
密度分布函數(shù)為fy(y)＝y(tǒng)μ2e-y22 μ2=]]>＝y(tǒng)797.92e-y22 × 797. 92, y ≥ 0]]>存在RAM中的變換函數(shù)為y＝μ- 21nx]]>＝797.9-21nx]]>測(cè)量y的分布規(guī)律時(shí)，其跨距取64，樣本大小為64706個(gè)數(shù)，每10秒記錄一次結(jié)果。
理論理論予期的頻率分布曲線是64×6470.6fy(y)＝0.65ye
這條曲線畫在圖5，用實(shí)線表示。
測(cè)試結(jié)果在同一圖上，用階梯線(直方圖)表示。測(cè)試結(jié)果與理論予測(cè)曲線相符。
均勻分布存在RAM中的變換曲線是一條直線y＝(216-1)x，0≤x≤1測(cè)試跨距取1024，樣本容量取100896個(gè)數(shù)，測(cè)試結(jié)果示于圖6。這個(gè)結(jié)果也和理論曲線(一條水平線)相符。
2、測(cè)量FIFO被取空的概率。
FIFO存貯器上有一個(gè)OR端，如果OR端是高電壓，表示FIFO輸出端的數(shù)是有效的，如果FIFO被取空，則OR端轉(zhuǎn)為低電壓，表示其輸出端上的數(shù)是無效的。利用OR端提供的信息，很容易測(cè)量FIFO被取空的概率，測(cè)試結(jié)果示于圖7。進(jìn)行這個(gè)測(cè)試時(shí)，樣本大小取5×106個(gè)數(shù)。由圖7可見，對(duì)于指數(shù)分布的隨機(jī)數(shù)，允許的最大平均輸出速率是輸入速率的1/1.25倍，這個(gè)比值與計(jì)算機(jī)模擬的結(jié)果十分接近。
權(quán)利要求
1.一種由低速微型電子計(jì)算機(jī)[1][8][9][10][11]和一個(gè)硬件隨機(jī)數(shù)發(fā)生器[2]，一個(gè)乘法累加器[3]二個(gè)先入先出(FIFO)存貯器[4]，一個(gè)數(shù)字定時(shí)器[5]，一個(gè)高頻調(diào)制器[6]以及少量輔助電路[7]、[12]、[14]互相連接構(gòu)成可編程序脈沖干擾仿真器。其特征在于a、一個(gè)FIFO存貯器接在乘法累加器[3]和數(shù)模轉(zhuǎn)換器[7]之間，另一個(gè)FIFO存貯器接在乘法累加器[3]和數(shù)字定時(shí)器[5]之間，使仿真器輸出脈沖的最高速率和FIFO存貯器的極限存取速率相等。b、乘法累加器[3]接在計(jì)算機(jī)的輸出接口[9]、硬件隨機(jī)數(shù)發(fā)生器[2]和兩個(gè)FIFO發(fā)生器[4]之間，以完成線性內(nèi)插的功能。c、硬件隨機(jī)數(shù)發(fā)生器[2]的十六個(gè)輸出頭中有8個(gè)頭接到計(jì)算機(jī)的輸入接口[10]，[11]，另8個(gè)頭接到乘法累加器[3]，實(shí)現(xiàn)分布函數(shù)的變換和提高精度。d、兩個(gè)FIFO存貯器[4]IR端通過或門[12]與硬件隨機(jī)數(shù)發(fā)生器[2]的觸發(fā)端相聯(lián)。
2.按照權(quán)利要求
1所述的仿真器，其特征在于隨機(jī)數(shù)發(fā)生器輸出的數(shù)列由微機(jī)控制分解成兩個(gè)獨(dú)立的數(shù)列使用。
3.按照權(quán)利要求
1或2所述的仿真器，其特征在于面板上有一個(gè)“FIFO取空”指示燈。
專利摘要
本發(fā)明屬于通信干擾和電脈沖產(chǎn)生技術(shù)領(lǐng)域：
。用一個(gè)低速的8位微型計(jì)算機(jī)，配以一個(gè)硬件隨機(jī)數(shù)發(fā)生器URNG、一個(gè)乘法累加器、兩個(gè)先入先出存貯器FIFO、一個(gè)定時(shí)器、一個(gè)數(shù)模變換器DAC和一個(gè)高頻調(diào)制器M便能產(chǎn)生周期長(zhǎng)達(dá)7.5×10
文檔編號(hào)G06G7/00GK85100582SQ85100582
公開日1986年8月20日 申請(qǐng)日期1985年4月1日
發(fā)明者程時(shí)昕 申請(qǐng)人:南京工學(xué)院導(dǎo)出引文BiBTeX, EndNote, RefMan