專利名稱:具有硬件加速功能的智能以太網(wǎng)卡的制作方法
技術領域：
本發(fā)明涉及計算機網(wǎng)絡技術領域：
，特別涉及一種具有硬件加速功能的智能以太網(wǎng)卡。
背景技術：
計算機的發(fā)展已經(jīng)進入網(wǎng)絡時代，服務器—客戶機應用模式得到了極大地發(fā)展。在這種應用模式中，服務器的一項主要工作就是對網(wǎng)絡數(shù)據(jù)包的收發(fā)和處理。而隨著互聯(lián)網(wǎng)的不斷發(fā)展，寬帶網(wǎng)絡的日益普及，對服務器性能的要求也越來越高。但當以太網(wǎng)從百兆網(wǎng)一步躍入千兆網(wǎng)時代，人們發(fā)現(xiàn)對一個千兆以太網(wǎng)數(shù)據(jù)流的處理可以輕易地消耗掉服務器處理器的大部分處理能力，通過進一步的研究發(fā)現(xiàn)，此時的CPU的主要工作是在響應中斷，并做一些打包、拆包、差錯校驗、對網(wǎng)絡數(shù)據(jù)包的地址進行過濾等比較簡單但比較費時的I/O類操作，使其無法發(fā)揮其強大的計算能力以提供更為有用的服務。
針對上述問題，可以在網(wǎng)卡上設計專門的用于I/O處理的嵌入式微處理器，將一大部分TCP/IP協(xié)議下載到網(wǎng)卡上執(zhí)行。通常嵌入式微處理器都是RISC處理器，具有較高的時鐘頻率，平均每條指令只需要一個時鐘周期，具有較高的MIPS值。針對I/O處理需求，嵌入式微處理器還具有較快的中斷響應速度和實時的處理能力，利用嵌入式微處理器設計的網(wǎng)卡通常也稱之為智能網(wǎng)卡。另外利用FPGA作為硬件加速器件，將一部分用戶程序配置到FPGA中，用高度并行的硬件操作代替軟件操作，可以進一步提高處理效率。

發(fā)明內(nèi)容本發(fā)明的目的是提供一種符合千兆以太網(wǎng)標準的具有硬件加速功能的智能以太網(wǎng)卡，用于對網(wǎng)絡處理能力要求較高的服務器中，利用該網(wǎng)卡上的嵌入式微處理器及硬件加速模塊的處理能力，減輕服務器的負載，提高了整個系統(tǒng)的處理能力。
為了實現(xiàn)上述目的，本發(fā)明提供了一種具有硬件加速功能的智能以太網(wǎng)卡，包括嵌入式微處理器1、外圍設備互連擴展接口2、百兆以太網(wǎng)收發(fā)器3、銅纜接口5、存儲模塊7、閃存8、網(wǎng)卡管理模塊10、時鐘管理電路11、電擦除可編程只讀存儲器12、串口13、串行媒體無關接口14、內(nèi)存控制器接口16、外部設備總線17，千兆以太網(wǎng)收發(fā)器4、光纖接口模塊6、簡化千兆比特媒體無關接口/簡化十比特接口15和硬件加速模塊9；所述的嵌入式微處理器1通過外圍設備互連擴展接口2與主機相連，所述的嵌入式微處理器1分別連接百兆以太網(wǎng)收發(fā)器3和千兆以太網(wǎng)收發(fā)器4，各自驅(qū)動兩個銅纜接口5和光纖接口模塊6；嵌入式微處理器1通過內(nèi)存控制器接口16連接存儲模塊7；嵌入式微處理器1上還連接有外部設備總線17，通過外部設備總線17連接閃存8、硬件加速模塊9和網(wǎng)卡管理模塊10，時鐘管理電路11、處理器連接電擦除可編程只讀存儲器12和串口13直接連接在嵌入式微處理器1上。
上述技術方案中，所述的硬件加速模塊9用于在接收網(wǎng)絡數(shù)據(jù)包時分擔處理器的負荷，提高處理效率，包括加速電路18、電源管理模塊19、配置管理電路20、閃存21和快速被動并行接口22；其中，所述的加速電路18通過快速被動并行接口22與配置管理電路20相連，在加速電路18中配置符合外部設備總線協(xié)議的接口邏輯、數(shù)據(jù)緩存及與用戶程序相關的加速邏輯，所述的接口邏輯連接外部設備總線17，通過外部設備總線17與嵌入式微處理器1交換數(shù)據(jù)，所述的加速邏輯實現(xiàn)對數(shù)據(jù)的處理，所述的加速電路18可通過FPGA芯片實現(xiàn)；所述的電源管理模塊19提供硬件加速模塊9所需的1.2V、3.3V電源；所述的配置管理電路20用于配置加速電路18，所述的配置管理電路20連接外部設備總線17以接收數(shù)據(jù)，連接閃存21以存儲數(shù)據(jù)，并通過快速被動并行接口22連接加速電路18；所述的閃存21存儲加速電路18所采用的FPGA的配置文件，外部設備總線17通過配置管理電路20燒寫閃存21。
所述的硬件加速模塊9以擴展卡的形式安裝于網(wǎng)卡的外部設備總線17的擴展槽上。
所述的配置管理電路20使用可編程器件MAX3000A。
所述的加速電路18使用ALTERA公司的Stratix II FPGA芯片EP2S60，上述技術方案中，所述的嵌入式微處理器1采用IBM公司的PowerPC440GX嵌入式處理器，該處理器集成外圍設備互連擴展接口2、串行媒體無關接口14、簡化千兆比特媒體無關接口/簡化十比特接口15、外部設備總線接口17及內(nèi)存控制器接口16，內(nèi)存插槽最多擴展2GB的PC2700 DDR SDRAM。
上述技術方案中，所述的串行媒體無關接口14連接ALTIMA公司的AC104Z百兆以太網(wǎng)收發(fā)器3，驅(qū)動兩個銅纜百兆以太網(wǎng)接口5；所述的簡化千兆比特媒體無關接口/簡化十比特接口15連接Motorola公司的MC92604千兆以太網(wǎng)收發(fā)器4，驅(qū)動兩片Infineon公司的V23818-K305-L57多模光纖收發(fā)器6。
上述技術方案中，所述的智能以太網(wǎng)卡提供銅纜接口5和光纖接口模塊6兩種介質(zhì)的以太網(wǎng)接口，所述的銅纜接口5是百兆接口，所述的光纖接口模塊6是千兆接口，所述的銅纜接口5與所述的光纖接口模塊6各有兩個。
本發(fā)明的具有硬件加速功能的智能以太網(wǎng)卡可用于對網(wǎng)絡處理能力要求較高的服務器中，利用該網(wǎng)卡強大的網(wǎng)絡處理能力，可以將很多需要服務器才能處理的負載卸載到網(wǎng)卡上，由網(wǎng)卡上的處理器和硬件加速模塊進行處理，從而減輕了對服務器的壓力，提高了整個系統(tǒng)的處理能力。
圖1為本發(fā)明的具有硬件加速功能的智能以太網(wǎng)卡的結構圖；圖2為IBM PowerPC440GX處理器邏輯框圖；圖3為Motorola MC92604雙千兆以太網(wǎng)收發(fā)器邏輯框圖；圖4為ALTIMAAC104Z百兆以太網(wǎng)收發(fā)器邏輯框圖；圖5為本發(fā)明的具有硬件加速功能的智能以太網(wǎng)卡的硬件加速模塊邏輯框圖。
圖面說明1嵌入式微處理器 2外圍設備互連擴展接口 3百兆以太網(wǎng)收發(fā)器4千兆以太網(wǎng)收發(fā)器 5銅纜接口 6光纖接口模塊7存儲模塊 8閃存 9硬件加速模塊10網(wǎng)卡管理模塊 11時鐘管理電路 12電擦除可編程只讀存儲器13串口 14串行媒體無關接口15簡化千兆比特媒體無關接口/簡化十比特接口 16內(nèi)存控制器接口17外部設備總線 18加速電路 19電源管理模塊20配置管理電路 21閃存 22快速被動并行接口
具體實施方式下面結合附圖和具體實施方式
對本發(fā)明作進一步說明。
如圖1所示，為本發(fā)明的具有硬件加速功能的智能以太網(wǎng)卡的結構圖。本實施例的具有硬件加速功能的智能以太網(wǎng)卡包括嵌入式微處理器1、外圍設備互連擴展(PCI-X)接口2、百兆以太網(wǎng)收發(fā)器3、千兆以太網(wǎng)收發(fā)器4、銅纜接口5、光纖接口模塊6、存儲模塊7、閃存8、硬件加速模塊9、網(wǎng)卡管理模塊10、時鐘管理電路11、電擦除可編程只讀存儲器(E2PROM)12、串口13、串行媒體無關接口(SMII)14、簡化千兆比特媒體無關接口/簡化十比特接口(RGMII/RTBI)15、內(nèi)存控制器接口16、外部設備總線17。
其中，所述的嵌入式微處理器1用于處理數(shù)據(jù)，實現(xiàn)IP包的內(nèi)容分析、拆包、封裝等操作。在本實施例中，嵌入式微處理器1選用IBM PowerPC440GX處理器。圖2是IBM PowerPC440GX處理器的邏輯框圖。該處理器基于PPC440內(nèi)核設計，最高工作頻率800MHz，內(nèi)置32KB的指令緩存和32KB的數(shù)據(jù)緩存及256KBSRAM。處理器集成64-Bit/133MHz PCI-X接口2、64-Bit/166MHz DDR SDRAM控制器接口16、32-Bit/83MHz外部設備總線控制器17、兩個RGMII/RTBI接口15的千兆以太網(wǎng)媒體存取控制器(MAC)、兩個SMII接口14的百兆以太網(wǎng)媒體存取控制器(MAC)、四個DMA控制器、內(nèi)部集成電路(IIC)接口12和串行口13等。該處理器的總功耗小于6W。
所述的外圍設備互連擴展(PCI-X)接口2位于嵌入式微處理器1上，當本發(fā)明的具有硬件加速功能的智能以太網(wǎng)卡插在主機的64-Bit/133MHZ PCI-X總線槽中使用時，通過PCI-X接口2與主機相連。
嵌入式微處理器1有四個以太網(wǎng)接口，其中的兩個SMII接口14連接百兆以太網(wǎng)收發(fā)器3，驅(qū)動兩個銅纜百兆以太網(wǎng)接口5；兩個RGMII/RTBI接口15連接千兆以太網(wǎng)收發(fā)器4，驅(qū)動兩個光纖接口模塊6，網(wǎng)卡通過LED指示燈顯示各個以太網(wǎng)接口的工作狀態(tài)。
所述的百兆以太網(wǎng)收發(fā)器3在本實施例中選用ALTIMAAC104Z百兆以太網(wǎng)收發(fā)器，圖4是ALTIMAAC104Z百兆以太網(wǎng)收發(fā)器的邏輯框圖。該以太網(wǎng)收發(fā)器中內(nèi)置四個獨立的收發(fā)器通道，支持SMII接口14，驅(qū)動10/100半/全雙工自適應銅纜以太網(wǎng)接口5，該器件需要125MHz參考時鐘11輸入?？偣男∮?60mW，符合IEEE 802.3/802.3u標準。
所述的千兆以太網(wǎng)收發(fā)器4在本實施例中選用Motorola MC92604千兆以太網(wǎng)收發(fā)器，圖3是Motorola MC92604雙千兆以太網(wǎng)收發(fā)器邏輯框圖。該以太網(wǎng)收發(fā)器中內(nèi)置兩個獨立的串行解串(SerDes)通道，支持RGMII/RTBI收發(fā)接口15，它的收發(fā)端帶寬為1.25Gb，驅(qū)動光纖接口模塊6，該器件需要125MHz參考時鐘11輸入，總功耗小于1W，符合IEEE 802.3/802.3z標準；所述的光纖接口模塊6在本實施例中選用Infineon V23818-K305-L57多模光纖收發(fā)器。
所述的網(wǎng)卡管理模塊10用于總線地址譯碼及顯示網(wǎng)卡上程序的運行狀態(tài)，它是一片MAX3000A可編程器件，在本實施例中，網(wǎng)卡管理模塊10選用ALTERAEPM3128ATC144可編程器件，MAX3000A是ALTERA公司的基于E2PROM工藝的可編程器即用性的器件，密度范圍從32到512個宏單元。MAX 3000A器件支持在系統(tǒng)可編程能力，能夠輕松地實現(xiàn)現(xiàn)場重配置，每個MAX 3000A宏單元都可以獨立地配置成順序或組合邏輯操作。ALTERA公司提供該芯片的開發(fā)工具MAX+plus II。
所述的時鐘管理電路11為處理器及百兆和千兆收發(fā)器提供125MHz的同步參考時鐘。
所述的電擦除可編程只讀存儲器(E2PROM)12連接在嵌入式微處理器1上的內(nèi)部集成電路(IIC)接口上，用于存儲處理器的用戶寄存器配置信息。
所述的串口13由處理器引出，它用于網(wǎng)卡的功能調(diào)試。
所述的處理器的外部設備總線17上連接大容量閃存8、硬件加速模塊9和網(wǎng)卡管理模塊10，閃存8用于存儲卡上的操作系統(tǒng)和用戶程序，硬件加速模塊9中配置與用戶程序相關的加速邏輯。
在本發(fā)明的智能以太網(wǎng)卡上還有可顯示工作狀態(tài)的液晶指示燈。
所述的硬件加速模塊9用于在接收網(wǎng)絡數(shù)據(jù)包時分擔處理器的負荷，提高處理效率。它是處理器外部設備總線17擴展槽上的一塊擴展卡，如圖5所示，該圖為硬件加速模塊9的邏輯框圖。硬件加速模塊9包括加速電路18、電源管理模塊19、配置管理電路20、閃存21和快速被動并行(FPP)接口22。
其中，加速電路18是硬件加速模塊9的核心，在本實施例中，加速電路18采用ALTERA Stratix II FPGA芯片EP2S60，F(xiàn)PGA芯片中配置符合外部設備總線協(xié)議的接口邏輯、數(shù)據(jù)緩存及與用戶程序相關的加速邏輯，加速邏輯由ALTERA公司提供的開發(fā)工具綜合編譯。FPGA的接口邏輯連接外部設備總線17，I/O模式為32-Bit/83MHz。根據(jù)用戶程序的不同，加速電路18選擇不同的加速邏輯，處理器1通過外部設備總線17控制配置管理電路20來選擇加速電路18中的加速邏輯。
ALTERA公司的Stratix II FPGA芯片基于1.2V 90nm SRAM工藝，硬件加速模塊采用的EP2S60器件擁有24176個自適應邏輯模塊(ALM)，2.4Mb片內(nèi)RAM，16個高度優(yōu)化的數(shù)字信號處理塊(DSP)，12個鎖相環(huán)(PLL)。ALTERA公司提供該芯片的開發(fā)工具Quartus II，使用該開發(fā)工具可以將用戶程序的某些算法以大規(guī)模并行電路的方式實現(xiàn)，綜合編譯成相應的FPGA配置文件，存儲在硬件加速模塊的閃存芯片21中，用戶程序工作時選擇與其需要加速的算法相應的配置文件來配置FPGA加速電路18。在不同的配置下，F(xiàn)PGA加速電路18內(nèi)的加速邏輯不同，接口邏輯和數(shù)據(jù)緩存相同。
電源管理模塊19提供硬件加速模塊9所需的1.2V、3.3V電源。
配置管理電路20采用MAX3000A可編程器件，該電路連接八位寬的外部設備總線17、閃存21和加速電路18。該器件的內(nèi)部邏輯和管腳功能可由ALTERA公司提供的開發(fā)工具MAX+plus II編程配置。配置管理電路20讀閃存21，通過快速被動并行(FPP)接口22配置加速電路18。
閃存21存儲加速電路18所采用的FPGA的配置文件，外部設備總線17通過配置管理電路20燒寫閃存21。
在本發(fā)明的具有硬件加速功能的智能以太網(wǎng)卡中，與以太網(wǎng)卡相連的主機的64-Bit/133MHZ PCI-X總線所提供的帶寬為8.53Gbps，處理器的外部設備總線提供的帶寬為2.67Gbps，網(wǎng)卡的四個以太網(wǎng)接口所需要的總帶寬為2.2Gbps，主機與網(wǎng)卡處理器及網(wǎng)卡處理器與硬件加速模塊之間的數(shù)據(jù)交換能力足以滿足網(wǎng)絡需求。
具有硬件加速功能的智能以太網(wǎng)卡主要工作過程如下網(wǎng)卡上電后，硬件加速模塊9配置加速電路18的加速邏輯，網(wǎng)卡上的嵌入式微處理器1運行Linux操作系統(tǒng)。處理器1首先在本地存儲模塊7中開辟接收和發(fā)送數(shù)據(jù)緩沖區(qū)，通過PCI-X接口2與主機通訊，告知本地內(nèi)存接收和發(fā)送數(shù)據(jù)緩沖區(qū)的大小和首地址，同時獲得主機在其存儲器中開辟的接收和發(fā)送數(shù)據(jù)緩沖區(qū)大小和首地址。當接收網(wǎng)絡數(shù)據(jù)包時，以太網(wǎng)MAC首先將收到IP數(shù)據(jù)包通過內(nèi)存控制器接口16轉(zhuǎn)移到處理器的本地內(nèi)存7中，然后處理器1即可對這一IP包進行分析，例如可對來自某些IP地址的IP包進行內(nèi)容分析或丟棄等處理、對該IP包進行拆包等，這些操作可由處理器1完成或?qū)?shù)據(jù)通過外部設備總線17傳輸給硬件加速模塊9處理；處理器1重復上述接收過程，當接收數(shù)據(jù)緩沖區(qū)中的IP包數(shù)據(jù)到達一定的閾值時，處理器1啟動本地內(nèi)存到主機內(nèi)存的DMA操作，主機的DMA控制器將這些收到的IP包數(shù)據(jù)DMA到主機的接收數(shù)據(jù)緩沖區(qū)中，然后通過中斷通知主機，主機響應該中斷并對這些IP數(shù)據(jù)包進行進一步的處理。當發(fā)送網(wǎng)絡數(shù)據(jù)包時，主機首先將要發(fā)送的數(shù)據(jù)置于發(fā)送數(shù)據(jù)緩沖區(qū)內(nèi)，然后通過中斷通知網(wǎng)卡處理器1，處理器1響應該中斷并啟動主機內(nèi)存到本地存儲模塊7的DMA操作，DMA操作完成后，處理器1將本地存儲模塊7的發(fā)送緩沖區(qū)中的數(shù)據(jù)封裝成IP包，然后通過以太網(wǎng)MAC，將該IP包從網(wǎng)上發(fā)送出去。
權利要求
1.一種具有硬件加速功能的智能以太網(wǎng)卡，包括嵌入式微處理器(1)、外圍設備互連擴展接口(2)、百兆以太網(wǎng)收發(fā)器(3)、銅纜接口(5)、存儲模塊(7)、閃存(8)、網(wǎng)卡管理模塊(10)、時鐘管理電路(11)、電擦除可編程只讀存儲器(12)、串口(13)、串行媒體無關接口(14)、內(nèi)存控制器接口(16)、外部設備總線(17)；以及千兆以太網(wǎng)收發(fā)器(4)、光纖接口模塊(6)、簡化千兆比特媒體無關接口/簡化十比特接口(15)；其特征在于還包括硬件加速模塊(9)，所述的嵌入式微處理器(1)通過外圍設備互連擴展接口(2)與主機相連，所述的嵌入式微處理器(1)分別連接百兆以太網(wǎng)收發(fā)器(3)和千兆以太網(wǎng)收發(fā)器(4)，百兆以太網(wǎng)收發(fā)器(3)驅(qū)動兩個銅纜接口(5)，千兆以太網(wǎng)收發(fā)器(4)驅(qū)動兩個光纖接口模塊(6)；嵌入式微處理器(1)通過內(nèi)存控制器接口(16)連接存儲模塊(7)；嵌入式微處理器(1)還連接有外部設備總線(17)，通過外部設備總線(17)連接閃存(8)、硬件加速模塊(9)和網(wǎng)卡管理模塊(10)；處理器連接電擦除可編程只讀存儲器(12)和串口(13)直接連接在嵌入式微處理器(1)的相應接口上，時鐘管理電路(11)還分別與百兆以太網(wǎng)收發(fā)器(3)、千兆以太網(wǎng)收發(fā)器(4)和嵌入式微處理器(1)相連。
2.根據(jù)權利要求
1所述的具有硬件加速功能的智能以太網(wǎng)卡，其特征在于，所述的硬件加速模塊(9)用于在接收網(wǎng)絡數(shù)據(jù)包時分擔處理器的負荷，提高處理效率，包括加速電路(18)、電源管理模塊(19)、配置管理電路(20)、閃存(21)和快速被動并行接口(22)；其中，所述的加速電路(18)通過快速被動并行接口(22)與配置管理電路(20)相連，在加速電路(18)中配置符合外部設備總線協(xié)議的接口邏輯、數(shù)據(jù)緩存及與用戶程序相關的加速邏輯，所述的接口邏輯連接外部設備總線(17)，通過外部設備總線(17)與嵌入式微處理器(1)交換數(shù)據(jù)，所述的加速邏輯實現(xiàn)對數(shù)據(jù)的處理，所述的加速電路(18)可通過FPGA芯片實現(xiàn)；所述的電源管理模塊(19)提供硬件加速模塊(9)所需的1.2V、3.3V電源；所述的配置管理電路(20)用于配置加速電路(18)，所述的配置管理電路(20)連接外部設備總線(17)以接收數(shù)據(jù)，連接閃存(21)以存儲數(shù)據(jù)，并通過快速被動并行接口(22)連接加速電路(18)；所述的閃存(21)存儲加速電路(18)所采用的FPGA的配置文件，外部設備總線(17)通過配置管理電路(20)燒寫閃存(21)。
3.根據(jù)權利要求
2所述的具有硬件加速功能的智能以太網(wǎng)卡，其特征在于，所述的硬件加速模塊(9)以擴展卡的形式安裝于網(wǎng)卡的外部設備總線(17)的擴展槽上。
4.根據(jù)權利要求
2所述的具有硬件加速功能的智能以太網(wǎng)卡，其特征在于，所述的配置管理電路(20)使用可編程器件MAX3000A。
5.根據(jù)權利要求
2所述的具有硬件加速功能的智能以太網(wǎng)卡，其特征在于，所述的加速電路(18)使用ALTERA公司的Stratix II FPGA芯片EP2S60。
6.根據(jù)權利要求
1所述的具有硬件加速功能的智能以太網(wǎng)卡，其特征在于，所述的嵌入式微處理器(1)采用IBM公司的PowerPC440GX嵌入式處理器，該處理器集成外圍設備互連擴展接口(2)、串行媒體無關接口(14)、簡化千兆比特媒體無關接口/簡化十比特接口(15)、外部設備總線接口(17)及內(nèi)存控制器接口(16)，內(nèi)存插槽最多擴展2GB的PC2700DDR SDRAM。
7.根據(jù)權利要求
1所述的具有硬件加速功能的智能以太網(wǎng)卡，其特征在于，所述的串行媒體無關接口(14)連接ALTIMA公司的AC104Z百兆以太網(wǎng)收發(fā)器(3)，驅(qū)動兩個銅纜百兆以太網(wǎng)接口(5)；所述的簡化千兆比特媒體無關接口/簡化十比特接口(15)連接Motorola公司的MC92604千兆以太網(wǎng)收發(fā)器(4)，驅(qū)動兩片Infineon公司的V23818-K305-L57多模光纖收發(fā)器(6)。
8.根據(jù)權利要求
1所述的具有硬件加速功能的智能以太網(wǎng)卡，其特征在于，所述的智能以太網(wǎng)卡提供銅纜接口(5)和光纖接口模塊(6)兩種介質(zhì)的以太網(wǎng)接口，所述的銅纜接口(5)是百兆接口，所述的光纖接口模塊(6)是千兆接口，所述的銅纜接口(5)與所述的光纖接口模塊(6)各有兩個。
9.根據(jù)權利要求
1所述的具有硬件加速功能的智能以太網(wǎng)卡，其特征在于，所述的智能以太網(wǎng)卡中還有液晶指示燈。
專利摘要
本發(fā)明公開了一種具有硬件加速功能的智能以太網(wǎng)卡。該網(wǎng)卡擁有嵌入式高性能處理器，設計了兩個光纖千兆以太網(wǎng)接口及兩個銅纜百兆以太網(wǎng)接口，網(wǎng)絡帶寬可高達2.2Gbps，附帶大容量的存儲器和可按用戶程序配置的硬件加速模塊。該網(wǎng)卡采用64－Bit/133MHz PCI－X接口，符合PCI－X V1.0A和PCI V2.3總線規(guī)范。該網(wǎng)卡可用于對網(wǎng)絡處理能力要求較高的服務器中，利用該網(wǎng)卡強大的網(wǎng)絡處理能力，可以將很多需要服務器才能處理的負載卸載到網(wǎng)卡上，由網(wǎng)卡的處理器和硬件加速模塊進行處理，從而減輕了對服務器的壓力，提高了整個系統(tǒng)的處理能力。
文檔編號H04L12/02GK1992610SQ200510135496
公開日2007年7月4日 申請日期2005年12月31日
發(fā)明者吳冬冬, 張佩珩, 孫小涓, 楊衛(wèi)兵 申請人:中國科學院計算技術研究所導出引文BiBTeX, EndNote, RefMan