本發(fā)明涉及串行化裝置。

背景技術(shù)：

串行化裝置對與第1時鐘同步輸入的并行數(shù)據(jù)進行串行化，并將該串行數(shù)據(jù)與第2時鐘同步輸出。串行化裝置具有鎖存部和轉(zhuǎn)換部。鎖存部在第1時鐘指示的定時對輸入的并行數(shù)據(jù)進行鎖存。轉(zhuǎn)換部在負載信號指示的定時對由鎖存部鎖存后輸出的并行數(shù)據(jù)進行鎖存，將該鎖存后的數(shù)據(jù)與第2時鐘同步作為串行數(shù)據(jù)輸出。第2時鐘的周期比第1時鐘的周期短。施加到轉(zhuǎn)換部的負載信號與第1時鐘相同周期，并根據(jù)第2時鐘生成(參照專利文獻1)。

現(xiàn)有技術(shù)文獻

專利文獻

專利文獻1：美國專利第7746251號說明書

技術(shù)實現(xiàn)要素：

發(fā)明要解決的課題

在串行化裝置中，重要的是根據(jù)轉(zhuǎn)換部進行鎖存動作時的建立(setup)時間和保持(hold)時間各自的裕量，將第1時鐘與負載信號之間的相位差設(shè)定為適當范圍內(nèi)，以使轉(zhuǎn)換部能夠可靠地對從鎖存部輸出的并行數(shù)據(jù)進行鎖存。

在第1時鐘與負載信號之間的相位差由于因噪聲引起的誤動作或溫度變化而從適當范圍偏離時，從串行化裝置輸出的串行數(shù)據(jù)產(chǎn)生錯誤。在利用接收從串行化裝置輸出的串行數(shù)據(jù)的接收裝置檢測出該接收到的數(shù)據(jù)的比特錯誤率較大時，從接收裝置向發(fā)送側(cè)的串行化裝置通知該消息。而且，收到該通知的串行化裝置對負載信號生成動作進行復位以使得第1時鐘與負載信號之間的相位差恢復到適當范圍內(nèi)。

但是，從接收裝置向發(fā)送側(cè)的串行化裝置通知比特錯誤率較大的消息的系統(tǒng)結(jié)構(gòu)以雙向通信為前提，且以從接收側(cè)向發(fā)送側(cè)的串行化裝置的通信是高速的為前提。

在不存在從接收側(cè)向發(fā)送側(cè)的通信線的情況下，無法從接收裝置向發(fā)送側(cè)的串行化裝置通知比特錯誤率較大的消息，串行化裝置無法使第1時鐘與負載信號之間的相位差恢復到適當范圍內(nèi)。

在即使存在從接收側(cè)向發(fā)送側(cè)的通信線但該通信線是簡易通信線且低速的情況下，從接收裝置向發(fā)送側(cè)的串行化裝置通知比特錯誤率較大的消息需要較長的時間，在串行化裝置使第1時鐘與負載信號之間的相位差恢復到適當范圍內(nèi)為止需要較長的時間，所以在長時間內(nèi)持續(xù)比特錯誤率較大的狀態(tài)。

本發(fā)明正是為了解決上述問題而完成的，其目的在于提供一種能夠通過簡單的結(jié)構(gòu)盡早降低比特錯誤率的串行化裝置。

用于解決課題的手段

該串行化裝置對與第1時鐘同步輸入的并行數(shù)據(jù)進行串行化，與第2時鐘同步地輸出該串行數(shù)據(jù)，其中，該串行化裝置具有：(1)第1鎖存部，其按照第1時鐘指示的定時，對輸入的并行數(shù)據(jù)進行鎖存；(2)第2鎖存部，其按照與第1時鐘相同周期的第3時鐘指示的定時，對由第1鎖存部鎖存并輸出的并行數(shù)據(jù)進行鎖存；(3)轉(zhuǎn)換部，其按照與第1時鐘相同周期的負載信號指示的定時，對由第2鎖存部鎖存并輸出的并行數(shù)據(jù)進行鎖存，與第2時鐘同步地輸出該鎖存后的數(shù)據(jù)作為串行數(shù)據(jù)；(4)分頻部，其對第2時鐘進行分頻，生成第3時鐘；(5)負載信號生成部，其根據(jù)第3時鐘，生成負載信號；(6)相位差檢測部，其檢測第3時鐘和負載信號中的任意方與第1時鐘之間的相位差；以及(7)復位指示部，其在由相位差檢測部檢測出的相位差不在目標范圍內(nèi)的情況下，將分頻部中的分頻動作復位。

在串行化裝置中，優(yōu)選的是，相位差檢測部包含：(1)移位寄存器，其將第1時鐘和第3時鐘中的一方作為輸入數(shù)據(jù)，按照比第1時鐘短的周期的時鐘使輸入數(shù)據(jù)移位；(2)移位寄存器輸出鎖存部，其按照第1時鐘和第3時鐘中的另一方或負載信號指示的定時，對從移位寄存器輸出的數(shù)據(jù)進行鎖存；以及(3)檢測部，其根據(jù)由移位寄存器輸出鎖存部鎖存后的數(shù)據(jù)，檢測相位差。

此外，在串行化裝置中，還優(yōu)選的是，相位差檢測部包含：(1)觸發(fā)器，其將第1時鐘和第3時鐘中的一方作為輸入數(shù)據(jù)，將第1時鐘和第3時鐘中的另一方或負載信號作為輸入時鐘；以及(2)檢測部，其根據(jù)從觸發(fā)器輸出的數(shù)據(jù)，檢測相位差。

另一方式的串行化裝置對與第1時鐘同步輸入的并行數(shù)據(jù)進行串行化，與第2時鐘同步地輸出該串行數(shù)據(jù)，其中，具有：(1)鎖存部，其按照第1時鐘指示的定時，對輸入的并行數(shù)據(jù)進行鎖存；(2)轉(zhuǎn)換部，其按照與第1時鐘相同周期的負載信號指示的定時，對由鎖存部鎖存并輸出的并行數(shù)據(jù)進行鎖存，與第2時鐘同步地輸出該鎖存后的數(shù)據(jù)作為串行數(shù)據(jù)；(3)負載信號生成部，其根據(jù)第2時鐘，生成負載信號；(4)相位差檢測部，其檢測負載信號與第1時鐘之間的相位差；(5)以及復位指示部，其在由相位差檢測部檢測出的相位差不在目標范圍內(nèi)的情況下，將負載信號生成部中的負載信號生成動作復位。

上述串行化裝置具有：觸發(fā)器組，其包含并列配置的多個觸發(fā)器；并行/串行轉(zhuǎn)換器，其設(shè)置于觸發(fā)器組的后級，與負載信號輸出端子連接；負載信號生成器，其具有負載信號輸出端子；分頻器，其具有與負載信號生成器的輸入端子連接的輸出端子，并具有復位端子；復位信號產(chǎn)生器，其與分頻器的復位端子連接；以及相位比較器，其與復位信號產(chǎn)生器的輸入連接，分頻器的輸出端子與相位比較器的輸入端子連接。

另外，在具有第1鎖存部和第2鎖存部的情況下，該情況下的觸發(fā)器組具有：第1觸發(fā)器組，其包含并列配置的多個觸發(fā)器；以及第2觸發(fā)器組，其配置于第1觸發(fā)器組的后級，包含并列配置的多個觸發(fā)器。

發(fā)明效果

本發(fā)明的串行化裝置能夠通過簡單的結(jié)構(gòu)盡早降低比特錯誤率。

附圖說明

圖1是示出第1實施方式的串行化裝置1的結(jié)構(gòu)的圖。

圖2是說明第1實施方式的串行化裝置1的動作的時序圖。

圖3是示出相位差檢測部16的第1結(jié)構(gòu)例的圖。

圖4是示出相位差檢測部16的第2結(jié)構(gòu)例的圖。

圖5是示出第2實施方式的串行化裝置2的結(jié)構(gòu)的圖。

圖6是示出圖1所示的串行化裝置1的結(jié)構(gòu)的圖。

圖7是示出邏輯電路組(相位差檢測部16、復位指示部17、分頻部14)的一例的電路圖。

圖8是示出邏輯電路組(負載信號生成部15、轉(zhuǎn)換部13)的一例的電路圖。

具體實施方式

以下，參照附圖詳細說明用于實施本發(fā)明的方式。另外，在附圖的說明中，對相同要素標注相同的標號，并省略重復說明。本發(fā)明不限定于這些例示，而通過權(quán)利要求來表示，是指包含與權(quán)利要求同等的意思和范圍內(nèi)的所有變更。

(第1實施方式)

圖1是示出第1實施方式的串行化裝置1的結(jié)構(gòu)的圖。串行化裝置1對與第1時鐘clk1同步輸入的并行數(shù)據(jù)par_data進行串行化，并與第2時鐘clk2同步地輸出該串行數(shù)據(jù)ser_data。第2時鐘clk2的周期比第1時鐘clk1的周期短。串行化裝置1具有第1鎖存部11、第2鎖存部12、轉(zhuǎn)換部13、分頻部14、負載信號生成部15、相位差檢測部16和復位指示部17。

第1鎖存部11在第1時鐘clk1指示的定時對輸入的并行數(shù)據(jù)par_data進行鎖存并輸出。第2鎖存部12在第3時鐘clk3指示的定時對由第1鎖存部11進行鎖存并輸出的并行數(shù)據(jù)進行鎖存并輸出。第3時鐘clk3與第1時鐘clk1相同周期。第1鎖存部11和第2鎖存部12例如能夠分別構(gòu)成為并列配置有并行數(shù)據(jù)par_data的比特數(shù)的或更多的個數(shù)的觸發(fā)器。

轉(zhuǎn)換部13將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。轉(zhuǎn)換部13在負載信號load指示的定時對由第2鎖存部12鎖存并輸出的并行數(shù)據(jù)進行鎖存，與第2時鐘clk2同步地輸出該鎖存的數(shù)據(jù)作為串行數(shù)據(jù)ser_data。負載信號load與第1時鐘clk1相同周期。轉(zhuǎn)換部13例如構(gòu)成為包含將多個觸發(fā)器串聯(lián)連接起來而成的移位寄存器，能夠根據(jù)負載信號load的指示，利用移位寄存器的各觸發(fā)器對并行數(shù)據(jù)進行鎖存，并根據(jù)第2時鐘clk2的指示，使移位寄存器進行移位動作而輸出串行數(shù)據(jù)ser_data。

分頻部14對第2時鐘clk2進行分頻，生成第3時鐘clk3。此外，分頻部14能夠根據(jù)復位指示信號rstn的指示，對分頻動作進行復位。分頻部14例如構(gòu)成為包含計數(shù)器，能夠根據(jù)第2時鐘clk2的指示進行計數(shù)動作，并根據(jù)復位指示信號rstn的指示將計數(shù)動作復位。由分頻部14生成的第3時鐘clk3被施加到第2鎖存部12、負載信號生成部15和相位差檢測部16。

負載信號生成部15根據(jù)第3時鐘clk3，生成負載信號load。負載信號生成部15例如構(gòu)成為包含將多個觸發(fā)器串聯(lián)連接起來而成的移位寄存器，能夠?qū)⒌?時鐘clk3作為移位寄存器的第1級的觸發(fā)器的輸入數(shù)據(jù)，根據(jù)第2時鐘clk2(或比第1時鐘clk1的周期短的其他時鐘)的指示，使移位寄存器進行移位動作，將從移位寄存器的最后級的觸發(fā)器輸出的信號作為負載信號load。從負載信號生成部15輸出的負載信號load被提供給轉(zhuǎn)換部13。

相位差檢測部16檢測第3時鐘clk3與第1時鐘clk1之間的相位差?；蛘撸辔徊顧z測部16可以檢測負載信號load與第1時鐘clk1之間的相位差。在由相位差檢測部16檢測出的相位差不在目標范圍內(nèi)的情況下，復位指示部17向分頻部14輸出復位指示信號rstn，該復位指示信號rstn用于將分頻部14中的分頻動作復位。

圖2是說明第1實施方式的串行化裝置1的動作的時序圖。在該圖中從上起依次示出了輸入到第1鎖存部11的并行數(shù)據(jù)par_data、第1時鐘clk1、從第1鎖存部11輸出的并行數(shù)據(jù)、第2時鐘clk2[0]，clk2[1]、從復位指示部17輸出的復位指示信號rstn、第3時鐘clk3、從第2鎖存部12輸出的并行數(shù)據(jù)、負載信號load[0]、load[1]和串行數(shù)據(jù)ser_data[0]、ser_data[1]、ser_data。

在圖2中，設(shè)并行數(shù)據(jù)par_data為10比特數(shù)據(jù)。此外，設(shè)第2時鐘clk2為二相時鐘clk2[0]、clk2[1]。假設(shè)根據(jù)一個相的第2時鐘clk2[0]來生成負載信號load[0]和串行數(shù)據(jù)ser_data[0]，根據(jù)另一個相的第2時鐘clk2[1]，生成負載信號load[1]和串行數(shù)據(jù)ser_data[1]。

向串行化裝置1輸入并行數(shù)據(jù)par_data、第1時鐘clk1和第2時鐘clk2。如該圖所示，第1時鐘clk1與并行數(shù)據(jù)par_data同步。第2時鐘clk2與串行數(shù)據(jù)ser_data同步。第2時鐘clk2的周期比第1時鐘clk1的周期短。第3時鐘clk3和負載信號load與第1時鐘clk1相同周期。

根據(jù)由第2鎖存部12進行鎖存動作時的建立(setup)時間和保持時間各自的裕量而將第1時鐘clk1與第3時鐘clk3之間的相位差設(shè)定為適當范圍內(nèi)。根據(jù)由轉(zhuǎn)換部13進行鎖存動作時的建立時間和保持時間各自的裕量而將第3時鐘clk3與負載信號load之間的相位差設(shè)定為適當范圍內(nèi)。

第1鎖存部11在第1時鐘clk1的上升沿的定時對輸入的并行數(shù)據(jù)par_data進行鎖存，將該鎖存的并行數(shù)據(jù)輸出到第2鎖存部12。第2鎖存部12在第3時鐘clk3的上升沿的定時對從第1鎖存部11輸出的并行數(shù)據(jù)進行鎖存，將該鎖存的并行數(shù)據(jù)輸出到轉(zhuǎn)換部13。

轉(zhuǎn)換部13在負載信號load的上升沿的定時對從第2鎖存部12輸出的并行數(shù)據(jù)進行鎖存，與第2時鐘clk2同步地將該鎖存的數(shù)據(jù)作為串行數(shù)據(jù)ser_data輸出。

分頻部14對第2時鐘clk2進行分頻，生成第3時鐘clk3。此外，分頻部14根據(jù)復位指示信號rstn的指示，將分頻動作復位。即，調(diào)整第3時鐘clk3的相位，以使得在具有復位指示信號rstn的上升沿時，在該定時產(chǎn)生第3時鐘clk3的上升沿。

負載信號生成部15根據(jù)第3時鐘clk3，生成負載信號load。在設(shè)第2時鐘clk2的周期為t時，負載信號load[0]從第3時鐘clk3的上升沿的定時起在時間3t后的定時產(chǎn)生下降沿，在時間4t后的定時產(chǎn)生上升沿。負載信號load[1]從第3時鐘clk3的上升沿的定時起在時間3.5t后的定時產(chǎn)生下降沿，在時間4.5t后的定時產(chǎn)生上升沿。

相位差檢測部16檢測第3時鐘clk3與第1時鐘clk1之間的相位差?；蛘?，檢測負載信號load與第1時鐘clk1之間的相位差。而且，在由相位差檢測部16檢測出的相位差不在目標范圍內(nèi)的情況下，復位指示部17生成使得從第1時鐘clk1的上升沿的定時起在時間3t后的定時產(chǎn)生上升沿的復位指示信號rstn，將該復位指示信號rstn輸出到分頻部14。

圖3是示出相位差檢測部16的第1結(jié)構(gòu)例的圖。第1結(jié)構(gòu)例的相位差檢測部16a包含移位寄存器30、移位寄存器輸出鎖存部40和檢測部50。移位寄存器30將觸發(fā)器31～39串聯(lián)連接而構(gòu)成。將移位寄存器輸出鎖存部40、觸發(fā)器41～48并列配置而構(gòu)成。檢測部50包含邏輯反轉(zhuǎn)電路51和與電路52。

觸發(fā)器31的輸出數(shù)據(jù)成為下一級的觸發(fā)器32的輸入數(shù)據(jù)，并成為觸發(fā)器41的輸入數(shù)據(jù)。觸發(fā)器32的輸出數(shù)據(jù)成為下一級的觸發(fā)器33的輸入數(shù)據(jù)，并成為觸發(fā)器42的輸入數(shù)據(jù)。觸發(fā)器33的輸出數(shù)據(jù)成為下一級的觸發(fā)器34的輸入數(shù)據(jù)，并成為觸發(fā)器43的輸入數(shù)據(jù)。觸發(fā)器34的輸出數(shù)據(jù)成為下一級的觸發(fā)器35的輸入數(shù)據(jù)，并成為觸發(fā)器44的輸入數(shù)據(jù)。

觸發(fā)器35的輸出數(shù)據(jù)成為下一級的觸發(fā)器36的輸入數(shù)據(jù)，并成為觸發(fā)器45的輸入數(shù)據(jù)。觸發(fā)器36的輸出數(shù)據(jù)成為下一級的觸發(fā)器37的輸入數(shù)據(jù)，并成為觸發(fā)器46的輸入數(shù)據(jù)。觸發(fā)器37的輸出數(shù)據(jù)成為下一級的觸發(fā)器38的輸入數(shù)據(jù)，并成為觸發(fā)器47的輸入數(shù)據(jù)。觸發(fā)器38的輸出數(shù)據(jù)成為最后級的觸發(fā)器39的輸入數(shù)據(jù)，并成為觸發(fā)器48的輸入數(shù)據(jù)。將最后級的觸發(fā)器39設(shè)置為虛設(shè)。

與電路52輸入由邏輯反轉(zhuǎn)電路51將觸發(fā)器48的輸出數(shù)據(jù)進行邏輯反轉(zhuǎn)后的數(shù)據(jù)，并輸入觸發(fā)器44的輸出數(shù)據(jù)，輸出表示這些輸入的2個數(shù)據(jù)的邏輯“與”值的數(shù)據(jù)。

作為一起被分別提供給移位寄存器30的觸發(fā)器31～39的輸入時鐘clk30，使用比第1時鐘clk1短的周期的時鐘，優(yōu)選使用第2時鐘clk2。

使用第1時鐘clk1作為移位寄存器30的第1級的觸發(fā)器31的輸入數(shù)據(jù)data30，使用第3時鐘clk3或負載信號load作為一起被分別提供移位寄存器輸出鎖存部40的觸發(fā)器41～48的輸入時鐘clk40?；蛘?，使用第3時鐘clk3作為輸入數(shù)據(jù)data30，使用第1時鐘clk1或負載信號load作為輸入時鐘clk40。

在這樣構(gòu)成的相位差檢測部16a中，從檢測部50的與電路52輸出的數(shù)據(jù)表示按照輸入時鐘clk30的周期的分辨率，輸入數(shù)據(jù)data30的上升沿與輸入時鐘clk40的上升沿之間的相位差是否位于適當范圍內(nèi)。

另外，在移位寄存器輸出鎖存部40和檢測部50之間設(shè)置選擇部，能夠利用該選擇部從移位寄存器輸出鎖存部40的各個觸發(fā)器41～48的輸出數(shù)據(jù)中選擇輸入到檢測部50中的2個輸出數(shù)據(jù)，由此能夠變更相位差的適當范圍。

圖4是示出相位差檢測部16的第2結(jié)構(gòu)例的圖。第2結(jié)構(gòu)例的相位差檢測部16b包含觸發(fā)器60和檢測部70。使用第1時鐘clk1作為觸發(fā)器60的輸入數(shù)據(jù)data60，使用第3時鐘clk3或負載信號load作為觸發(fā)器60的輸入時鐘clk60?；蛘?，使用第3時鐘clk3作為輸入數(shù)據(jù)data60，使用第1時鐘clk1或負載信號load作為輸入時鐘clk60。

檢測部70根據(jù)從觸發(fā)器60輸出的數(shù)據(jù)，檢測輸入數(shù)據(jù)data60與輸入時鐘clk60之間的相位差是否在適當范圍內(nèi)。即，如果由觸發(fā)器進行鎖存動作時的建立時間和保持時間各自的裕量充足，則從觸發(fā)器輸出的數(shù)據(jù)穩(wěn)定，所以檢測部70能夠通過判定從觸發(fā)器60輸出的數(shù)據(jù)是否穩(wěn)定，檢測相位差是否在適當范圍內(nèi)。

另外，串行化裝置1可以具有第1結(jié)構(gòu)例的相位差檢測部16a和第2結(jié)構(gòu)例的相位差檢測部16b雙方，并區(qū)分使用兩者。例如，在分頻部14中的分頻比率根據(jù)并行數(shù)據(jù)par_data的比特數(shù)而可變的情況下(即，在第3時鐘clk3的周期可變的情況下)，在第3時鐘clk3的周期較短時，在第1結(jié)構(gòu)例的相位差檢測部16a中，移位寄存器30有時無法進行多個周期的移位動作，所以優(yōu)選使用第2結(jié)構(gòu)例的相位差檢測部16b。

關(guān)于本實施方式的串行化裝置1，在從轉(zhuǎn)換部13輸出的串行數(shù)據(jù)中比特錯誤率變大時，能夠立即根據(jù)相位差檢測部16的相位差檢測結(jié)果來檢測該情況。即使在不具有從接收側(cè)向發(fā)送側(cè)的串行化裝置1的信號線的情況或即使存在從接收側(cè)向發(fā)送側(cè)的通信線但該通信線也是簡易的通信線且低速的情況下，也能夠通過由發(fā)送側(cè)的串行化裝置1自己檢測相位差，盡早降低比特錯誤率。

此外，本實施方式的串行化裝置1除了第1鎖存部11以外還具有第2鎖存部12，因此還實現(xiàn)如下的效果。一般而言，在半導體基板上形成包含串行化裝置1的發(fā)送裝置的情況下，串行化裝置1的布局被特制設(shè)計，但比第1鎖存部11靠前級的電路的布局通過cad系統(tǒng)自動進行配置布線。因此，輸入到第1鎖存部11中的并行數(shù)據(jù)par_data的延遲容易變大，建立變得嚴格。此外，并行數(shù)據(jù)par_data的比特之間的延遲的偏差也容易變大，當在建立嚴格的狀態(tài)下建立時間發(fā)生偏差時，來自第1鎖存部11的輸出數(shù)據(jù)的延遲也發(fā)生較大偏差。其結(jié)果，第1鎖存部11的輸出數(shù)據(jù)與負載信號load之間的定時變得嚴格。通過在第1鎖存部11的后級設(shè)置第2鎖存部12，第1鎖存部11的輸出數(shù)據(jù)的定時的制約僅為第3時鐘clk3的上升沿，能夠使定時的制約變得緩和。

(第2實施方式)

圖5是示出第2實施方式的串行化裝置2的結(jié)構(gòu)的圖。串行化裝置2對與第1時鐘clk1同步輸入的并行數(shù)據(jù)par_data進行串行化，并與第2時鐘clk2同步地輸出該串行數(shù)據(jù)ser_data。第2時鐘clk2的周期比第1時鐘clk1的周期短。串行化裝置2具有鎖存部21、轉(zhuǎn)換部23、負載信號生成部25、相位差檢測部26和復位指示部27。

鎖存部21在第1時鐘clk1指示的定時對輸入的并行數(shù)據(jù)par_data進行鎖存。鎖存部21例如能夠分別構(gòu)成為并列配置有并行數(shù)據(jù)par_data的比特數(shù)的或更多的個數(shù)的觸發(fā)器。

轉(zhuǎn)換部23將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。轉(zhuǎn)換部23在負載信號load指示的定時對由鎖存部21鎖存并輸出的并行數(shù)據(jù)進行鎖存，與第2時鐘clk2同步地輸出該鎖存的數(shù)據(jù)作為串行數(shù)據(jù)ser_data。負載信號load與第1時鐘clk1相同周期。轉(zhuǎn)換部23例如構(gòu)成為包含將多個觸發(fā)器串聯(lián)連接起來而成的移位寄存器，能夠根據(jù)負載信號load的指示，利用移位寄存器的各觸發(fā)器對并行數(shù)據(jù)進行鎖存，并根據(jù)第2時鐘clk2的指示，使移位寄存器進行移位動作而輸出串行數(shù)據(jù)ser_data。

負載信號生成部25根據(jù)第2時鐘clk2，生成負載信號load。此外，負載信號生成部25能夠根據(jù)復位指示信號rstn的指示，將負載信號生成動作復位。負載信號生成部25例如構(gòu)成為包含計數(shù)器和移位寄存器，能夠根據(jù)第2時鐘clk2的指示，進行計數(shù)動作，生成分頻時鐘，并根據(jù)復位指示信號rstn的指示，將計數(shù)動作復位。此外，負載信號生成部25將分頻時鐘作為移位寄存器的第1級的觸發(fā)器的輸入數(shù)據(jù)，根據(jù)第2時鐘clk2(或比第1時鐘clk1周期短的其他時鐘)的指示使移位寄存器進行移位動作，將從移位寄存器的最后級的觸發(fā)器輸出的信號作為負載信號load。從負載信號生成部25輸出的負載信號load被提供給轉(zhuǎn)換部23。

相位差檢測部26檢測負載信號load與第1時鐘clk1之間的相位差。相位差檢測部26能夠采用與第1實施方式中的相位差檢測部16相同的結(jié)構(gòu)。在由相位差檢測部26檢測出的相位差不在目標范圍內(nèi)的情況下，復位指示部27向負載信號生成部25輸出復位指示信號rstn，該復位指示信號rstn用于將負載信號生成部25中的負載信號生成動作復位。

關(guān)于本實施方式的串行化裝置2，在從轉(zhuǎn)換部23輸出的串行數(shù)據(jù)中比特錯誤率變大時，能夠立即根據(jù)相位差檢測部26的相位差檢測結(jié)果來檢測該情況。即使在不具有從接收側(cè)向發(fā)送側(cè)的串行化裝置2的信號線的情況或即使存在從接收側(cè)向發(fā)送側(cè)的通信線但該通信線也是簡易通信線且低速的情況下，也能夠通過由發(fā)送側(cè)的串行化裝置2自己檢測相位差，盡早降低比特錯誤率。

另外，對上述電路進行補充說明。

圖6是示出圖1所示的串行化裝置1的結(jié)構(gòu)的圖。

如上所述，第1鎖存部11由并列配置的多個觸發(fā)器ff構(gòu)成，第2鎖存部12也同樣由并列配置的多個觸發(fā)器ff構(gòu)成。各觸發(fā)器ff具有2個輸入端子和至少1個輸出端子。

全部觸發(fā)器ff的構(gòu)造相同，所以在該圖中為了簡化，在各鎖存部中僅詳細示出1個觸發(fā)器ff的構(gòu)造。觸發(fā)器ff是d觸發(fā)器，具有被輸入信號的輸入端子d、和被輸入時鐘的時鐘輸入端子(用觸發(fā)器ff的三角形標志表示)，在時鐘的上升時的定時，從輸出端子q輸出被輸入到輸入端子d的信號。另外，由于能夠從觸發(fā)器ff的輸出端子q(帶桿)輸出輸出端子q的反轉(zhuǎn)信號，所以還能夠根據(jù)電路設(shè)計上的需要而使用該信號，以提高例如信號傳遞時的噪聲耐性。

在圖6中，作為一例，第1鎖存部11具有10個觸發(fā)器ff，作為一例，第2鎖存部12也具有10個觸發(fā)器ff。當然，觸發(fā)器的數(shù)量能夠根據(jù)設(shè)計而進行變更。從第2鎖存部12輸出的并行數(shù)據(jù)被輸入到轉(zhuǎn)換部13(并行/串行轉(zhuǎn)換器：parallel-inserial－out(piso))。并行/串行轉(zhuǎn)換器是將輸入的并行信號轉(zhuǎn)換為串行信號的電路，已知有各種各樣類型的構(gòu)造。

相位差檢測部16是相位比較器，檢測第3時鐘clk3的相位是否處于基準位置。在該例子中，為了檢測第3時鐘clk3的位置，使用了第1時鐘clk1作為基準信號。在該例子中，檢測第3時鐘clk3的脈沖的上升定時是否存在于第1時鐘clk1的脈沖的周期的中央位置附近。作為相位比較器的構(gòu)造已知有各種各樣的構(gòu)造，相位比較器例如能夠輸出脈沖信號sj，該脈沖信號sj與第3時鐘clk3的上升定時從時序圖上的基準位置(時刻)偏離的相位偏離量成比例。

復位指示部17是復位信號生成器，例如，在脈沖信號sj的寬度超過規(guī)定值的情況下，即時序圖上的第3時鐘clk3的上升位置(時刻)從基準位置(時刻)偏離較大的情況下，生成復位指示信號rstn(復位信號)，該復位指示信號rstn(復位信號)將后級的分頻器的值復位。

分頻部14(分頻器)是計數(shù)器，使輸入的信號的反復頻率降低后輸出。已知有許多帶復位功能的分頻器。

負載信號生成部15(負載信號生成器)接收第3時鐘clk3，對該信號的波形進行整形并輸出。具體而言，通過使輸入信號反轉(zhuǎn)，使信號產(chǎn)生若干延遲，而使信號的上升沿和下降沿的斜率平緩。

配置在負載信號生成部15的后級的轉(zhuǎn)換部13是并行/串行轉(zhuǎn)換器，在被輸入了規(guī)定電平(低電平)的負載信號(load)的情況下，將并行數(shù)據(jù)par_data的數(shù)字數(shù)據(jù)(d1、d2、d3……d10)寫入到由多個觸發(fā)器ff構(gòu)成的寄存器中，在輸入了與規(guī)定電平相反的電平(高電平)的負載信號(load)的情況下，寄存器進行時鐘動作，傳輸這些數(shù)據(jù)，作為串行數(shù)據(jù)ser_data輸出。

上述相位比較器、復位信號生成器、分頻器、負載信號生成器和并行/串行轉(zhuǎn)換器分別能夠使用多個邏輯電路構(gòu)成，但也可以由具有與該邏輯相同的程序的存儲器和執(zhí)行從存儲器讀出的程序的cpu構(gòu)成。

以下，對邏輯電路的構(gòu)造進行補充說明。邏輯電路的輸入側(cè)的線表示輸入端子，輸出側(cè)的線表示輸出端子，如果沒有特別說明，假設(shè)各邏輯電路的輸出端子與后級的邏輯電路的輸入端子連接。

圖7是示出用于執(zhí)行上述邏輯動作的邏輯電路組(相位差檢測部16、復位指示部17、分頻部14)的一例的電路圖。作為實現(xiàn)上述動作的電路結(jié)構(gòu)，考慮有各種各樣的電路結(jié)構(gòu)，所以本發(fā)明不限于該圖所示的電路，但圖7示為優(yōu)選的一例。

相位差檢測部16是相位比較器，已知有各種各樣的類型，但該圖所示的相位差檢測部16具有：多個觸發(fā)器ff，它們串聯(lián)連接；另一第4級的觸發(fā)器ff，其被輸入第3級的觸發(fā)器ff的輸出，與串聯(lián)連接的第4級的觸發(fā)器并列設(shè)置；“非”電路，其與最后級的觸發(fā)器ff連接；以及“與非”電路，其與設(shè)置于上述并列位置的另一第4級的觸發(fā)器ff的輸出端子和“非”電路的輸出端子雙方連接，從“與非”電路輸出輸出信號sj。

向相位差檢測部16的第1級的觸發(fā)器ff輸入第1時鐘clk1，并向該時鐘輸入端子輸入第2時鐘clk2。向串聯(lián)系統(tǒng)的第1～第4觸發(fā)器ff的時鐘輸入端子輸入第2時鐘clk2。向存在于并列位置上的上述另一第4級的觸發(fā)器ff的時鐘輸入端子和最后級的觸發(fā)器ff輸入第3時鐘clk3。

復位指示部17具有：復用器(用梯形表示)，其被輸入前級的相位差檢測部16的輸出信號sj；第1級的觸發(fā)器ff，其被輸入復用器的輸出；第2級的觸發(fā)器ff，其經(jīng)由“非”電路而設(shè)置于第1級的觸發(fā)器ff的后級；“與非”電路，其被一起輸入第2級的觸發(fā)器ff的輸出和第1級的觸發(fā)器ff的輸出；第3級的觸發(fā)器ff，其被輸入“與非”電路的輸出，從第3級的觸發(fā)器ff輸出復位指示信號rstn。

復位指示部17中的復用器是選擇器，根據(jù)被輸入的輸出信號sj(選擇控制輸入)的邏輯狀態(tài)，選擇性地輸出第1時鐘clk1或低電平的信號l。例如，如果選擇控制輸入的邏輯電平為low，則選擇低電平，如果為high，則選擇第1時鐘clk1。另外，向復位指示部17中的各觸發(fā)器ff的時鐘輸入端子輸入第2時鐘clk2。

分頻部14是帶復位功能的分頻器，將從前級的復位指示部17輸出的復位指示信號rstn輸入到分頻部14中的3輸入的“與非”電路。

分頻部14具有：第1級的觸發(fā)器ff；復用器(用梯形表示)，其被輸入第1級的觸發(fā)器ff的輸出和低電平信號l雙方，并且被輸入復位指示信號rstn作為選擇控制輸入；第2級的觸發(fā)器ff，其被輸入復用器的輸出；以及第3級的觸發(fā)器ff，其被輸入第2級的觸發(fā)器ff的輸出。分頻器14中的復位端子是被輸入復位指示信號(復位信號)rstn的端子組。

分頻部14的復用器也是選擇器，根據(jù)被輸入的復位指示信號rstn(選擇控制輸入)的邏輯狀態(tài)，選擇性地輸出第1級的觸發(fā)器ff的輸出信號或低電平的信號l。例如，如果選擇控制輸入的邏輯電平為low，則選擇低電平，如果為high，則選擇第1級的觸發(fā)器ff的輸出信號。從復用器輸出第3時鐘clk3。第2級和第3級的觸發(fā)器ff的輸出與復位指示信號rstn一起被輸入到nand電路。另外，向復位指示部17中的各觸發(fā)器ff的時鐘輸入端子輸入第2時鐘clk2。

圖8是示出用于執(zhí)行上述邏輯動作的邏輯電路組(負載信號生成部15、轉(zhuǎn)換部13)的一例的電路圖。作為實現(xiàn)上述動作的電路結(jié)構(gòu)，考慮有各種各樣的電路結(jié)構(gòu)，所以本發(fā)明不限于該圖所示的電路，但圖8示為優(yōu)選的一例。

負載信號生成部15具有：第1級的觸發(fā)器ff；“非”電路和“與非”電路，它們連接于第1級的觸發(fā)器ff的輸出端子的后級；第2級的觸發(fā)器ff，其被輸入“非”電路的輸出；上述“與非”電路，其被一起輸入第1級的觸發(fā)器ff的輸出和第2級的觸發(fā)器ff的輸出；以及第3級的觸發(fā)器ff，其被輸入“與非”電路的輸出。

向第1級的觸發(fā)器ff的輸入端子輸入第3時鐘clk3。向負載信號生成部15中的第1、第2和第3級的觸發(fā)器ff的時鐘輸入端子輸入第2時鐘clk2。從第3級的觸發(fā)器ff輸出負載信號load。

轉(zhuǎn)換部13(piso)具有多個的如下部件：被輸入并行數(shù)據(jù)(d1、d2、d3……d10)的多個觸發(fā)器ff和如圖示那樣被輸入負載信號load的nand電路，與第2時鐘clk2同步地傳輸分別被輸入到各觸發(fā)器ff中的并行數(shù)據(jù)，按照時間序列從位于該圖的右端的觸發(fā)器ff依次輸出，作為串行數(shù)據(jù)ser_data。

如以上所說明那樣，上述圖1所示的串行化裝置具有：第1觸發(fā)器組(第1鎖存部11)，其包含并列配置的多個觸發(fā)器ff；第2觸發(fā)器組(第2鎖存部12)，其配置于第1觸發(fā)器組的后級，包含并列配置的多個觸發(fā)器；并行/串行轉(zhuǎn)換器(轉(zhuǎn)換部13)，其設(shè)置于第2觸發(fā)器組的后級，與負載信號輸出端子連接；負載信號生成器(負載信號生成部15)，其具有負載信號輸出端子；分頻器(分頻部14)，其具有與負載信號生成器的輸入端子連接的輸出端子，并具有復位端子；復位信號產(chǎn)生器(復位指示部17)，其與分頻器的復位端子連接；以及相位比較器(相位差檢測部16)，其與復位信號產(chǎn)生器的輸入連接，分頻器的輸出端子與相位比較器的輸入端子連接。

另外，上述圖5所示的串行化裝置的各塊的具體構(gòu)造例可以使用圖6～圖8所示的各電路塊的構(gòu)造。在圖1和圖3中的任意一個構(gòu)造的情況下，鎖存部也由包含并列配置的多個觸發(fā)器的觸發(fā)器組構(gòu)成，在圖1所示的構(gòu)造的情況下，該觸發(fā)器組包含第1和第2觸發(fā)器組。

標號說明

1、2：串行化裝置；11：第1鎖存部；12：第2鎖存部；13：轉(zhuǎn)換部；14：分頻部；15：負載信號生成部；16、16a、16b：相位差檢測部；17：復位指示部；21：鎖存部；23：轉(zhuǎn)換部；25：負載信號生成部；26：相位差檢測部；27：復位指示部；30：移位寄存器；31～39：觸發(fā)器；40：移位寄存器輸出鎖存部；41～48：觸發(fā)器；50：檢測部；51：邏輯反轉(zhuǎn)電路；52：與電路；60：觸發(fā)器；70：檢測部。