1.一種面向AES算法的抗側(cè)信道攻擊的隨機掩碼防護(hù)密碼芯片，包括CPU（1）、安全訪問邏輯SAL（2）、EEPROM存儲器（3）、SRAM存儲器（4）、隨機掩碼生成器（5）、AES算法的FPGA（6）、隨機掩碼補償電路（7），其特征在于：所述CPU（1）、安全訪問邏輯SAL（2）、隨機掩碼生成器（5）、AES算法的FPGA（6）、隨機掩碼補償電路（7）通過總線互聯(lián)；安全訪問邏輯SAL（2）分別與EEPROM存儲器（3）、SRAM存儲器（4）連接；隨機掩碼生成器（5）與AES算法的FPGA（6）、隨機掩碼補償電路（7）連接；
所述的CPU，用于完成數(shù)據(jù)的運算和相關(guān)控制功能；
所述的安全訪問邏輯SAL，用于保證存儲器內(nèi)數(shù)據(jù)的安全性；
所述的EEPROM存儲器，用于存儲隨機掩碼和S盒；
所述的SRAM存儲器，用于存儲AES算法執(zhí)行過程中產(chǎn)生的中間數(shù)據(jù)；
所述的隨機掩碼生成器，用于為AES算法提供隨機掩碼；
所述的AES算法的FPGA，用于裝載和運行AES算法；
所述的隨機掩碼補償電路，用于消除AES算法各輪的掩碼，還原真實的輸出值。
2.根據(jù)權(quán)利要求1所述的一種面向AES算法的抗側(cè)信道攻擊的隨機掩碼防護(hù)密碼芯片，其特征在于：所述的AES算法的FPGA采用Xilinx Spartan-6，AES加密算法采用的密鑰長度為128位。