本發(fā)明涉及機器視覺技術領域，尤其涉及一種具有Camera Link接口的FPGA系統(tǒng)。

背景技術：

Camera Link接口是應用于機器視覺行業(yè)的工業(yè)用相機中比較常見的數據傳輸接口，Camera Link標準是由國家半導體實驗室(National Semi conductor)提出的一種Channel Link技術標準發(fā)展而來的，該接口具有開放式的接口協議，Camera Link標準在Channel Link標準可以傳輸視頻數字信號的基礎上又多加了6對差分信號線，4對用于并行傳輸相機控制信號，其它2對用于相機與圖像采集卡之間的串行通信，也可以用于相機與其它圖像接收處理設備之間的串行通信。

工業(yè)用相機的Camera Link接口具有以下三方面功能：相機的控制信號輸入、視頻數據輸出和串行通信通用異步收發(fā)傳輸器UART(Universal Asynchronous Receiver/Transmitter，UART)接口。對于具有Camera Link接口的工業(yè)用相機，在進行Camera Link接口設計時，通用的設計方案為：串行通信UART接口用專用芯片收發(fā)或者直接連接到具有UART協議的MCU等微處理器上；輸入的相機控制信號具有實時驅動相機成像的功能，因此，在設計時需要直接連接到相機成像的主邏輯控制部分，電路設計中，增加了低電壓差分信號LVDS(Low-Voltage Differential Signaling，LVDS)轉單端的電平轉換芯片，轉換為邏輯部分可以識別的晶體管-晶體管邏輯電平TTL(Transistor Transistor Logic，TTL)的單端信號；視頻數據輸出部分的設計采用DS90系列的Channel Link協議芯片完成視頻數據的并轉串和協議轉換。

Camera Link接口在滿足上述三個功能的基礎上，隨著工業(yè)相機的圖像分辨率的增加，為了適應不同圖像數據的帶寬需要，更快更穩(wěn)定的傳輸圖像數據，設置了Base、Medium、Full和全Full四種配置模式。Camera Link接口在不同的配置模式下，需要的Channel Link協議芯片的個數不同，在Full和全Full模式時需要3個Channel Link協議芯片才可以滿足帶寬需求，這樣，在硬件電路板上會占據很多空間，對于小型化的相機設計時就會成為相機尺寸的瓶頸。另外，在Camera Link的全full模式下與Channel Link芯片相連的并行數據線由26根增加到80根，前端用于圖像處理的現場可編程門陣列FPGA(Field－Programmable Gate Array，FPGA)芯片的封裝尺寸會對硬件電路的尺寸設計造成壓力。

為了簡化FPGA芯片設計中的電路以及降低電路尺寸，使得FPGA芯片在電路設計簡化的條件下依然可以實現Camera Link接口的功能，現在人們通常在FPGA芯片內部的IP核(Intellectual Property core，IP core)中配置Camera Link定制協議，該配置自動提供了28bit至4bit轉換的接口，數據位寬轉換比率為7:1，滿足Camera Link協議要求，從而實現Camera Link接口的功能。但這種設計受具體FPGA內部IP核的Camera Link協議的限制，可移植性較差，并且較耗費鎖相環(huán)PLL(Phase Locked Loop，PLL)資源。

所以，現有的具有Camera Link接口功能的FPGA系統(tǒng)，可移植性較差，并且較耗費PLL資源。

技術實現要素：

本發(fā)明實施例的目的在于提供一種具有Camera Link接口的FPGA系統(tǒng)，以解決現有的具有Camera Link接口功能的FPGA系統(tǒng)，可移植性較差，并且較耗費PLL資源的問題。

為了解決上述技術問題，本發(fā)明實施例公開了如下技術方案：

本發(fā)明實施例提供了一種具有Camera Link接口的FPGA系統(tǒng)，該FPGA系統(tǒng)包括：鎖相環(huán)PLL，用于將輸入其中的預設時鐘生成像素時鐘和像素時鐘的7倍頻時鐘；數據格式轉換器，用于輸出固定數據，以及將輸入其中的28位并行數據的數據位重新排列后輸出目標數據，所述固定數據設置于所述數據格式轉換器中，所述目標數據的數據位順序與Camera Link標準協議中規(guī)定的數據位順序相同；輸出并串轉換裝置，用于在所述像素時鐘和所述像素時鐘的7倍頻時鐘的作用下，將輸入其中的所述目標數據按照7:1的數據位寬轉換比率進行轉換后輸出差分數據，以及將輸入其中的所述固定數據按照7:1的數據位寬轉換比率進行轉換后輸出差分時鐘，所述差分時鐘和所述差分數據均符合Camera Link標準協議中的相應規(guī)定；所述PLL的輸出端與所述輸出并串轉換裝置的第一輸入端相連接，所述數據格式轉換器的輸出端與所述輸出并串轉換裝置的第二輸入端相連接。

進一步，該FPGA系統(tǒng)的PLL上設置有第一輸出端口和第二輸出端口；所述第一輸出端口用于輸出所述像素時鐘的7倍頻時鐘；所述第二輸出端口用于輸出所述像素時鐘；所述第一輸出端口和所述第二輸出端口均與所述輸出并串轉換裝置的第一輸入端相連接；所述第二輸出端口還與所述數據格式轉換器的輸入端相連接。

進一步，該FPGA系統(tǒng)的數據格式轉換器上設置有5個輸出端口，每個所述輸出端口用于輸出所述固定數據或所述目標數據中的一組7位數據；所述5個輸出端口輸出的數據不同。

進一步，該FPGA系統(tǒng)的輸出并串轉換裝置包括：五個輸出并串轉換器，其中一個所述輸出并串轉換器用于將輸入所述并串轉換裝置的所述固定數據轉換為所述差分時鐘，其余每個所述輸出并串轉換器用于將輸入所述輸出并串轉換裝置的所述目標數據中不同的一組7位數據轉換為一個所述差分數據。

進一步，該FPGA系統(tǒng)還包括：設置有通用異步收發(fā)傳輸器UART接口的芯片。

進一步，該FPGA系統(tǒng)還包括：用于將輸入其中的相機的控制信號轉換為單端信號的低電壓差分信號LVDS接口。

進一步，該FPGA系統(tǒng)還包括：多條差分傳輸線；每一個差分數據通過兩條所述差分傳輸線輸出，該兩條差分傳輸線的間距等于一條差分傳輸線的線寬；兩個相鄰的差分數據對應的兩組差分傳輸線中，用于傳輸不同差分數據的兩條相鄰差分傳輸線的間距等于兩條差分傳輸線的線寬。

本發(fā)明的實施例提供的技術方案可以包括以下有益效果：本發(fā)明提供了一種具有Camera Link接口的FPGA系統(tǒng)，該FPGA系統(tǒng)中，設置有PLL、數據格式轉換器和輸出并串轉換裝置，其中，PLL用于將輸入其中的預設時鐘生成像素時鐘和像素時鐘的7倍頻時鐘，為之后生成差分時鐘和差分數據提供系統(tǒng)所需的像素時鐘和像素時鐘的7倍頻時鐘，數據格式轉換器將輸入該FPGA系統(tǒng)的28位并行數據(例如圖像數據)的數據位進行了重新排列后輸出目標數據，目標數據的數據位順序與Camera Link標準協議中規(guī)定的數據位順序相同，輸出并串轉換裝置在PLL提供的像素時鐘和像素時鐘的7倍頻時鐘的作用下，將目標數據轉換為符合Camera Link標準協議規(guī)定的差分數據，由此可知，該FPGA系統(tǒng)不再需要在系統(tǒng)內部的IP核中配置Camera Link定制協議即可獲取符合Camera Link標準協議規(guī)定的差分數據，擴展性更好；另外，該FPGA系統(tǒng)在數據格式轉換器中設置有固定數據，將該固定數據輸入至輸出并串轉換裝置中即可生成符合Camera Link標準協議規(guī)定的差分時鐘，不需要再采用多余的PLL生成差分時鐘，一方面節(jié)省了PLL資源，另一方面在Camera Link Full模式下，避免了多余PLL的輸出引腳導致的相位不一致的問題的發(fā)生。

本發(fā)明實施例應當理解的是，以上的一般描述和后文的細節(jié)描述僅是示例性和解釋性的，并不能限制本公開。

附圖說明

此處的附圖被并入說明書中并構成本說明書的一部分，示出了符合本發(fā)明的實施例，并與說明書一起用于解釋本發(fā)明的原理。

為了更清楚地說明本發(fā)明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，對于本領域普通技術人員而言，在不付出創(chuàng)造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發(fā)明實施例提供的一種具有Camera Link接口的FPGA系統(tǒng)的結構框圖；

圖2為現有技術中Camera Link標準協議中規(guī)定的差分數據和差分時鐘的時序輸出圖；

圖3為本發(fā)明實施例提供的一種數據格式轉換器的數據位設置規(guī)定示意圖。

具體實施方式

為了使本技術領域的人員更好地理解本發(fā)明中的技術方案，下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都應當屬于本發(fā)明保護的范圍。

本發(fā)明提供了一種具有Camera Link接口的FPGA系統(tǒng)，該FPGA系統(tǒng)中，設置有PLL、數據格式轉換器和輸出并串轉換裝置，其中，PLL用于將輸入其中的預設時鐘生成像素時鐘和像素時鐘的7倍頻時鐘，數據格式轉換器將輸入該FPGA系統(tǒng)的28位并行數據的數據位進行了重新排列后輸出目標數據，目標數據的數據位順序與Camera Link標準協議中規(guī)定的數據位順序相同，輸出并串轉換裝置在PLL提供的像素時鐘和像素時鐘的7倍頻時鐘的作用下，將目標數據轉換為符合Camera Link標準協議規(guī)定的差分數據，使得該FPGA系統(tǒng)不再需要在系統(tǒng)內部的IP核中配置Camera Link定制協議即可獲取符合Camera Link標準協議規(guī)定的差分數據，擴展性更好；另外，該FPGA系統(tǒng)在數據格式轉換器中設置有固定數據，將該固定數據輸入至輸出并串轉換裝置中即可生成符合Camera Link標準協議規(guī)定的差分時鐘，不需要再采用多余的PLL生成差分時鐘，一方面節(jié)省了PLL資源，另一方面在Camera Link Full模式下，避免了多余PLL的輸出引腳導致的相位不一致的問題的發(fā)生。

下面結合附圖，詳細介紹本發(fā)明的具體實施例。

如圖1所示，圖1示出的是本發(fā)明實施例提供的一種具有Camera Link接口的FPGA系統(tǒng)的結構框圖，該FPGA系統(tǒng)包括：

鎖相環(huán)PLL1，用于將輸入其中的預設時鐘生成像素時鐘Pixel_CLK和像素時鐘的7倍頻時鐘CLK_multi；

數據格式轉換器2(Data sequence change)，用于輸出固定數據，以及將輸入其中的28位并行數據TxDAT in【27:0】的數據位重新排列后輸出目標數據，所述固定數據設置于所述數據格式轉換器中，所述目標數據的數據位順序與Camera Link標準協議中規(guī)定的數據位順序相同；

輸出并串轉換裝置3，用于在所述像素時鐘Pixel_CLK和所述像素時鐘的7倍頻時鐘CLK_multi的作用下，將輸入其中的所述目標數據按照7:1的數據位寬轉換比率進行轉換后輸出差分數據TxOUT0out、TxOUT1out、TxOUT2out和TxOUT3out，以及將輸入其中的所述固定數據按照7:1的數據位寬轉換比率進行轉換后輸出差分時鐘TxCLK out，所述差分時鐘TxCLK out和所述差分數據TxOUT0out、TxOUT1out、TxOUT2out和TxOUT3out均符合Camera Link標準協議中的相應規(guī)定；

所述PLL1的輸出端與所述輸出并串轉換裝置3的第一輸入端相連接，所述數據格式轉換器2的輸出端與所述輸出并串轉換裝置3的第二輸入端相連接。

其中，可以選擇應用該FPGA系統(tǒng)的外部系統(tǒng)的系統(tǒng)時鐘作為預設時鐘，也可以選擇該FPGA系統(tǒng)對應的FPGA系統(tǒng)芯片的晶振輸入時鐘作為預設時鐘。像素時鐘的7倍頻時鐘CLK_multi與像素時鐘Pixel_CLK同相。

由于該FPGA系統(tǒng)中最后輸出的滿足Camera Link標準協議中相應規(guī)定的差分數據TxOUT0out、TxOUT1out、TxOUT2out和TxOUT3out和差分時鐘TxCLK out，是該FPGA系統(tǒng)的輸出并串轉換裝置將目標數據和固定數據按照7:1的數據位寬轉換比率進行轉換后輸出的，而目標數據又是由28位并行數據TxDAT in【27:0】經過數據格式轉換器輸出，因此，在具體設置數據格式轉換器時，數據格式轉換器應該將28位并行數據TxDAT in【27:0】的數據位重新進行排列后，分為4組并行數據輸出，輸出的每組并行數據中包含7位數據，亦即，目標數據為TxDAT out【27:21】、TxDAT out【20:14】、TxDAT out【13:7】和TxDAT out【6:0】，并且設置于數據格式轉換器中的固定數據也應該包括7位數據，亦即，固定數據為CLK out【6:0】，由此可知，數據格式轉換器2可以設置為如下結構：所述數據格式轉換器2上設置有5個輸出端口，每個所述輸出端口用于輸出所述固定數據CLK out【6:0】或所述目標數據TxDAT out【27:21】、TxDAT out【20:14】、TxDAT out【13:7】和TxDAT out【6:0】中的一組7位數據；所述5個輸出端口輸出的數據不同。

由上可知，輸出并串轉換裝置3的第二輸入端與數據格式轉換器2的輸出端相連接，用于將數據格式轉換器2輸出的固定數據CLK out【6:0】和4組各自包含7位數據的并行數據TxDAT out【27:21】、TxDAT out【20:14】、TxDAT out【13:7】和TxDAT out【6:0】按照7:1的數據位寬轉換比率進行轉換后輸出差分時鐘TxCLK out和差分數據TxOUT0out、TxOUT1out、TxOUT2out和TxOUT3out，因此，與數據格式轉換器2的結構設置相對應，可以將輸出并串轉換裝置3設置為如下結構：所述輸出并串轉換裝置3包括：五個輸出并串轉換器Oserdes4，其中一個所述輸出并串轉換器Oserdes4用于將輸入所述并串轉換裝置3的所述固定數據CLK out【6:0】轉換為所述差分時鐘TxCLK out，其余每個所述輸出并串轉換器Oserdes4用于將輸入所述輸出并串轉換裝置3的所述目標數據TxDAT out【27:21】、TxDAT out【20:14】、TxDAT out【13:7】和TxDAT out【6:0】中不同的一組7位數據轉換為一個所述差分數據。

進一步，所述PLL1上設置有第一輸出端口5和第二輸出端口6；所述第一輸出端口5用于輸出所述像素時鐘的7倍頻時鐘CLK_multi；所述第二輸出端口6用于輸出所述像素時鐘Pixel_CLK；所述第一輸出端口5和所述第二輸出端口6均與所述輸出并串轉換裝置3的第一輸入端相連接；所述第二輸出端口6還與所述數據格式轉換器2的輸入端相連接。將PLL1的第二輸出端口6與數據格式轉換器2的輸入端相連接后，可以確保將輸入數據格式轉換器2的28位并行數據TxDAT in【27:0】的數據位重新排列后，按照像素時鐘Pixel_CLK輸出，使得該FPGA系統(tǒng)最后輸出的差分時鐘TxCLK out與像素時鐘Pixel_CLK頻率相同，更加能確保該FPGA系統(tǒng)最后輸出的差分時鐘TxCLK out和差分數據TxOUT0out、TxOUT1out、TxOUT2out和TxOUT3out符合Camera Link標準協議中的相應規(guī)定。

進一步，該FPGA系統(tǒng)還包括：設置有通用異步收發(fā)傳輸器UART接口的芯片。該FPGA系統(tǒng)中設置的UART接口的芯片采用如下設計方式進行設置：以晶振時鐘對相機要進行通訊的波特率進行計數，對通訊數據按照UART協議進行并串轉換、字符判斷和協議打包。

進一步，該FPGA系統(tǒng)還包括：用于將輸入其中的相機的控制信號轉換為單端信號的低電壓差分信號LVDS接口。該FPGA系統(tǒng)的LVDS接口設計主要是在FPGA系統(tǒng)芯片的引腳輸入接口處完成電平轉換，而控制信號的作用依靠相機本身的功能實現作用于圖像處理時序。

進一步，該FPGA系統(tǒng)還包括：多條差分傳輸線；每一個差分數據通過兩條所述差分傳輸線輸出，該兩條差分傳輸線的間距等于一條差分傳輸線的線寬，并且該兩條差分傳輸線的走線長度相等；兩個相鄰的差分數據對應的兩組差分傳輸線中，用于傳輸不同差分數據的兩條相鄰差分傳輸線的間距等于兩條差分傳輸線的線寬。該FPGA系統(tǒng)中還設置有用于傳輸除差分數據和差分時鐘等差分信號之外的其它信號的信號傳輸線，信號傳輸線與差分傳輸線之間的間距大于等于三條差分傳輸線的線寬。所有差分數據和差分時鐘的輸出端口位于該FPGA系統(tǒng)對應的FPGA系統(tǒng)芯片的同一個區(qū)域(bank)。

該FPGA系統(tǒng)中，采用數據格式轉換器將輸入該FPGA系統(tǒng)的28位并行數據(例如圖像數據)的數據位進行了重新排列后輸出目標數據，目標數據的數據位順序與Camera Link標準協議中規(guī)定的數據位順序相同，之后將目標數據利用輸出并串轉換裝置轉換為符合Camera Link標準協議規(guī)定的差分數據，不再需要在系統(tǒng)內部的IP核中配置Camera Link定制協議即可獲取符合Camera Link標準協議規(guī)定的差分數據，擴展性更好；另外，該FPGA系統(tǒng)在數據格式轉換器中設置有固定數據，將該固定數據輸入至輸出并串轉換裝置中即可生成符合Camera Link標準協議規(guī)定的差分時鐘，不需要再采用多余的PLL生成差分時鐘，一方面節(jié)省了PLL資源，另一方面在Camera Link Full模式下，避免了多余PLL的輸出引腳導致的相位不一致的問題的發(fā)生。

參考圖2，圖2示出的是現有技術中Camera Link標準協議中規(guī)定的差分數據和差分時鐘的時序輸出圖，圖2中，TxCLK out表示滿足Camera Link標準協議時序輸出規(guī)定的差分時鐘，該差分時鐘的占空比為4：3，TxOUTx表示滿足Camera Link標準協議時序輸出規(guī)定的四組差分數據，其中的最后一位標號x表示由并行數據轉換為串行數據之后串行數據的輸出位，即差分數據的輸出位(例如，TxOUT0的最后一位標號0表示該差分數據的輸出位為0)，TxINx-1表示當前時鐘周期對應的數據的位信息(例如：TxIN5-1表示當前時鐘周期對應的數據的第5位)，TxINx表示當前時鐘周期的下一個時鐘周期對應的數據的位信息(例如：TxIN23表示當前時鐘周期的下一個時鐘周期對應的數據的第23位)，由此可知，一個28位的并行數據輸入至該FPGA系統(tǒng)時，輸出數據的數據位排序必須符合圖2中規(guī)定的差分數據的數據位輸出順序，以及該FPGA系統(tǒng)的差分時鐘的輸出也必須符合圖2中規(guī)定的差分時鐘的輸出要求。

由此，具體設置數據格式轉換器時，對數據格式轉換器的功能的設置可以參考圖3，圖3示出的是本發(fā)明實施例提供的一種數據格式轉換器的數據位設置規(guī)定示意圖。圖3中，CLK out【6:0】表示設置于數據格式轉換器中的固定數據，TxDAT out【27:21】、TxDAT out【20:14】、TxDAT out【13:7】和TxDAT out【6:0】表示數據格式轉換器輸出的目標數據，TxINx表示輸入數據格式轉換器的28位并行數據經過該數據格式轉換器將數據位重新排列后輸出的數據的位信息，即目標數據的位信息，圖3中第1行表示固定數據的第6位、第5位、第4位、第3位、第2位和第1位依次賦值為1、1、0、0、0、1、1，第2行表示將輸入數據格式轉換器的28位并行數據的第27位、第26位、第25位、第24位、第23位、第22位和第21位依次調換為第23位、第17位、第16位、第11位、第10位、第5位和第27位，圖3中第3行至第5行表達的意思類同第2行，將輸入數據格式轉換器的28位并行數據的數據位按照圖3中第2行至第5行的數據位設置規(guī)定重新排列后，即可獲得目標數據TxDAT out【27:21】、TxDAT out【20:14】、TxDAT out【13:7】和TxDAT out【6:0】。

在具體實施過程中，想要獲得在所述像素時鐘Pixel_CLK和所述像素時鐘的7倍頻時鐘CLK_multi的作用下，將輸入其中的所述目標數據TxDAT out【27:21】、TxDAT out【20:14】、TxDAT out【13:7】和TxDAT out【6:0】按照7:1的數據位寬轉換比率進行轉換后輸出差分數據TxOUT0out、TxOUT1out、TxOUT2out和TxOUT3out，以及將輸入其中的所述固定數據CLK out【6:0】按照7:1的數據位寬轉換比率進行轉換后輸出差分時鐘TxCLK out的輸出并串轉換裝置，可以通過多種方式實現：

例如：第一種實現方式，采用現有的Xilinx的A7系列FPGA芯片進行定制，其中，開發(fā)平臺為vivado，選取其中的selectIO IP core進行定制，具體定制方式如下：在數據總線設置界面中，設置數據總線方向屬性為輸出且采用單端時鐘采樣數據，數據的轉換比率設置為7，也就是7位數據輸入轉換為1位數據輸出，輸出引腳的電平標準為差分的LVDS 25標準；在時鐘設置界面中，選用內部Clock，以便多個輸出并串轉換器可以共用系統(tǒng)中的PLL產生的同一個像素時鐘和像素時鐘的7倍頻時鐘，綜上所述，采用現有的Xilinx的A7系列FPGA芯片進行定制，以獲取輸出并串轉換裝置時，具體定制概要(Summary)參見下述表1。

表1

第二種實現方式，輸出并串轉換裝置的每個輸出并串轉換器可以通過下述方式獲得：在現有的Xilinx的A7系列FPGA芯片中設置一個數據位寬轉換比率為7:1的并串轉換模塊，用于輸入像素時鐘Pixel_CLK、像素時鐘的7倍頻時鐘CLK_multi和目標數據TxDAT out【27:21】、TxDAT out【20:14】、TxDAT out【13:7】和TxDAT out【6:0】中的一組7位數據(或固定數據)，輸出像素時鐘的7倍頻時鐘CLK_multi和1位串行數據；之后將該并串轉換模塊與該現有的Xilinx的A7系列FPGA芯片中的IDDR源語模塊相連接，即可獲得該FPGA系統(tǒng)所需的輸出并串轉換裝置的輸出并串轉換器。

第三種實現方式，輸出并串轉換裝置的每個輸出并串轉換器可以通過下述方式獲得：在現有的Xilinx的A7系列FPGA芯片中設置一個數據位寬轉換比率為7:1的并串轉換模塊，用于輸入像素時鐘Pixel_CLK、像素時鐘的7倍頻時鐘CLK_multi和目標數據TxDAT out【27:21】、TxDAT out【20:14】、TxDAT out【13:7】和TxDAT out【6:0】中的一組7位數據(或固定數據)，輸出像素時鐘的7倍頻時鐘CLK_multi和1位串行數據；之后將該并串轉換模塊與該現有的Xilinx的A7系列FPGA芯片中的OBUFDS源語模塊相連接，即可獲得該FPGA系統(tǒng)所需的輸出并串轉換裝置的輸出并串轉換器。

本發(fā)明實施例提供的FPGA系統(tǒng)，由于不再需要在系統(tǒng)內部的IP核中配置Camera Link定制協議即可獲取符合Camera Link標準協議規(guī)定的差分數據，靈活性、擴展性更好，可移植性更高，打破了器件壁壘。此外，由于該FPGA系統(tǒng)不需要采用多余的PLL即可產生差分時鐘，一方面節(jié)省了PLL資源，節(jié)省了系統(tǒng)本身的硬件占用面積，集成度更高；另一方面在Camera Link Full模式下，避免了多余PLL的輸出引腳導致的相位不一致的問題的發(fā)生。

需要說明的是，在本文中，諸如“第一”和“第二”等之類的關系術語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關系或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括要素的過程、方法、物品或者設備中還存在另外的相同要素。

以上僅是本發(fā)明的具體實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。