協(xié)同處理數(shù)據(jù)的裝置制造方法
【專利摘要】本實用新型協(xié)同處理數(shù)據(jù)的裝置，包括FPGA和外部協(xié)議處理器，F(xiàn)PGA包括邏輯處理模塊、第一外圍電路和第二外圍電路，外部協(xié)議處理器與邏輯處理模塊并聯(lián)連接，F(xiàn)PGA在接收到核心網(wǎng)的業(yè)務(wù)數(shù)據(jù)時，第一外圍電路將業(yè)務(wù)數(shù)據(jù)區(qū)分為語音數(shù)據(jù)和協(xié)議數(shù)據(jù)，邏輯處理模塊對語音數(shù)據(jù)進行處理，外部協(xié)議處理器對協(xié)議數(shù)據(jù)進行處理，第二外圍電路再將兩者處理后的數(shù)據(jù)匯聚，生成處理后的業(yè)務(wù)數(shù)據(jù)，發(fā)送到網(wǎng)關(guān)系統(tǒng)的上層處理模塊。整個協(xié)同處理數(shù)據(jù)的裝置，通過設(shè)置外部協(xié)議處理器與FPGA協(xié)調(diào)工作，充分利用FPGA強大的邏輯處理能力，解決了FPGA處理核心網(wǎng)業(yè)務(wù)數(shù)據(jù)的瓶頸問題，提升了整個網(wǎng)關(guān)多業(yè)務(wù)數(shù)據(jù)處理裝置的能力。
【專利說明】協(xié)同處理數(shù)據(jù)的裝置
【技術(shù)領(lǐng)域】
[0001 ] 本實用新型涉及網(wǎng)關(guān)多業(yè)務(wù)數(shù)據(jù)處理裝置【技術(shù)領(lǐng)域】，特別是涉及協(xié)同處理數(shù)據(jù)的裝置。
【背景技術(shù)】
[0002]在GSM (Global System for Mobile communication,全球移動通信系統(tǒng))網(wǎng)關(guān)系統(tǒng)中，核心網(wǎng)通過SDH (Synchronous Digital Hierarchy,同步數(shù)字體系)網(wǎng)絡(luò)過來的STM-1 (Synchronous Transfer Module,同步傳輸模塊)信號上承載63路El語音信號。這63路El語音信號經(jīng)過Iuh接口接入到GSM網(wǎng)關(guān)系統(tǒng)中。而在當前的網(wǎng)關(guān)系統(tǒng)中，數(shù)據(jù)是以IP以太網(wǎng)的方式進行分組交換。因此在網(wǎng)關(guān)系統(tǒng)的Iuh接口模塊中，需要把這輸入進來的63路El轉(zhuǎn)換為63路IP業(yè)務(wù)，以便在網(wǎng)關(guān)系統(tǒng)中進行傳輸與處理。在輸出方向上，Iuh接口模塊需要把待發(fā)送的63路IP業(yè)務(wù)承載在63條El上在SDH網(wǎng)絡(luò)上傳輸。該Iuh接口模塊以下稱作“STM-1接口轉(zhuǎn)換模塊”。STM-1接口轉(zhuǎn)換模塊除了要實現(xiàn)IP與El之間的語音數(shù)據(jù)轉(zhuǎn)換外，同時也需要支持El信令的MTP2 (Message Transfer Part level2,信息傳送第二層)層協(xié)議,最終實現(xiàn)PSTN (Public Switched Telephone Network,公共開關(guān)電話網(wǎng)絡(luò))網(wǎng)接入側(cè)與后端處理設(shè)備之間的數(shù)據(jù)交換、協(xié)議解析等功能。
[0003]實現(xiàn)上述業(yè)務(wù)處理，目前常采用協(xié)同處理數(shù)據(jù)的裝置是FPGA (FieldProgrammable Gate Array,現(xiàn)場可編程邏輯門陣列)。業(yè)務(wù)在FPGA內(nèi)部分為兩大模塊處理，分別是協(xié)議處理模塊和邏輯處理模塊。“協(xié)議處理模塊”運用的是FPGA內(nèi)部的NIOS軟核，實現(xiàn)信令MTP2層協(xié) 議處理；“邏輯處理模塊”運用的是FPGA內(nèi)部的邏輯資源，實現(xiàn)語音數(shù)據(jù)的IP轉(zhuǎn)換處理。FPGA內(nèi)部的邏輯資源強大，相比之下，協(xié)議處理能力就比較低下，這樣導(dǎo)致FPGA在處理上述業(yè)務(wù)時，存在處理能力瓶頸，限制整個網(wǎng)關(guān)多業(yè)務(wù)數(shù)據(jù)處理系統(tǒng)的能力，無法充分實現(xiàn)網(wǎng)關(guān)多業(yè)務(wù)數(shù)據(jù)高效處理。
實用新型內(nèi)容
[0004]基于此，本實用新型針對一般協(xié)同處理數(shù)據(jù)的裝置存在處理能力瓶頸，無法充分利用其強大的邏輯處理能力，限制整個網(wǎng)關(guān)多業(yè)務(wù)數(shù)據(jù)處理裝置的能力的問題，提供一種能夠充分利用FPGA強大的邏輯處理能力，提升整個網(wǎng)關(guān)多業(yè)務(wù)數(shù)據(jù)處理系統(tǒng)能力的協(xié)同處理數(shù)據(jù)的裝置。
[0005]一種協(xié)同處理數(shù)據(jù)的裝置，包括FPGA和用于進行協(xié)議處理的外部協(xié)議處理器，其中，所述FPGA包括用于進行邏輯處理的邏輯處理模塊、用于將業(yè)務(wù)數(shù)據(jù)區(qū)分為語音數(shù)據(jù)和協(xié)議數(shù)據(jù)的第一外圍電路和用于將邏輯處理后的語音數(shù)據(jù)和協(xié)議處理后的邏輯數(shù)據(jù)匯聚的第二外圍電路，所述外部協(xié)議處理器與所述邏輯處理模塊并聯(lián)連接，所述FPGA的兩端分別外接核心網(wǎng)和網(wǎng)關(guān)系統(tǒng)的上層處理模塊。
[0006]本實用新型協(xié)同處理數(shù)據(jù)的裝置，包括FPGA和用于進行協(xié)議處理的外部協(xié)議處理器，其中，F(xiàn)PGA包括用于進行邏輯處理的邏輯處理模塊、用于將業(yè)務(wù)數(shù)據(jù)區(qū)分為語音數(shù)據(jù)和協(xié)議數(shù)據(jù)的第一外圍電路和用于將邏輯處理后的語音數(shù)據(jù)和協(xié)議處理后的邏輯數(shù)據(jù)匯聚的第二外圍電路，外部協(xié)議處理器與邏輯處理模塊并聯(lián)連接，F(xiàn)PGA在接收到核心網(wǎng)的業(yè)務(wù)數(shù)據(jù)時，第一外圍電路將業(yè)務(wù)數(shù)據(jù)區(qū)分為語音數(shù)據(jù)和協(xié)議數(shù)據(jù)，邏輯處理模塊對語音數(shù)據(jù)進行處理，外部協(xié)議處理器對協(xié)議數(shù)據(jù)進行處理，第二外圍電路再將兩者處理后的數(shù)據(jù)匯聚，生成處理后的業(yè)務(wù)數(shù)據(jù)，發(fā)送到網(wǎng)關(guān)系統(tǒng)的上層處理模塊。整個協(xié)同處理數(shù)據(jù)的裝置，通過設(shè)置外部協(xié)議處理器與FPGA協(xié)調(diào)工作，充分利用FPGA強大的邏輯處理能力，解決了 FPGA處理核心網(wǎng)業(yè)務(wù)數(shù)據(jù)的瓶頸問題，提升了整個網(wǎng)關(guān)多業(yè)務(wù)數(shù)據(jù)處理裝置的能力。
【專利附圖】

【附圖說明】
[0007]圖1為本實用新型協(xié)同處理數(shù)據(jù)的裝置第一個實施例的結(jié)構(gòu)示意圖；
[0008]圖2為本實用新型協(xié)同處理數(shù)據(jù)的裝置第二個實施例的結(jié)構(gòu)示意圖。
【具體實施方式】
[0009]如圖1所示，一種協(xié)同處理數(shù)據(jù)的裝置，包括FPGA100和用于進行協(xié)議處理的外部協(xié)議處理器200，其中，所述FPGA100包括用于進行邏輯處理的邏輯處理模塊300、用于將業(yè)務(wù)數(shù)據(jù)區(qū)分為語音數(shù)據(jù)和協(xié)議數(shù)據(jù)的第一外圍電路和用于將邏輯處理后的語音數(shù)據(jù)和協(xié)議處理后的邏輯數(shù)據(jù)匯聚的第二外圍電路，所述外部協(xié)議處理器200與所述邏輯處理模塊300并聯(lián)連接，所述FPGA100的兩端分別外接核心網(wǎng)和網(wǎng)關(guān)系統(tǒng)的上層處理模塊。
[0010]FPGA即現(xiàn)場可編程門陣列，它是在PAL (Programmable Array Logic,可編程陣列邏輯)、GAL (generic array logic,通用陣列邏輯)等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點，具有強大的邏輯處理能力。外部協(xié)議處理器用于對接收到的數(shù)據(jù)進行協(xié)議處理，多數(shù)硬件處理器都可選用作為外部協(xié)議處理器，例如ARM處理器，這類處理器都具有強大的邏輯處理能力。邏輯處理模塊是內(nèi)置于FPGA中的硬件模塊，其用于對接收到的數(shù)據(jù)進行邏輯處理，F(xiàn)PGA具有強大的邏輯處理能力，其邏輯處理模塊能夠快速、高效對接收到的數(shù)據(jù)進行邏輯處理。FPGA中除邏輯處理模塊外眾多還有外圍電路，具體可以分為第一外圍電路，用于將接收到來自核心的數(shù)據(jù)區(qū)分為語音數(shù)據(jù)和協(xié)議數(shù)據(jù)，第二外圍電路，用于將邏輯處理后的語音數(shù)據(jù)和協(xié)議處理后的邏輯數(shù)據(jù)匯聚。外圍電路的功能可以依賴于現(xiàn)有FPGA的硬件和已知的軟件程序?qū)崿F(xiàn)，不需要額外軟件編程。
[0011]其具體的數(shù)據(jù)處理步驟如下:
[0012]1、核心網(wǎng)把包含63路El的STM-1信號交給STM-1接口轉(zhuǎn)換模塊。
[0013]2, FPGA收到數(shù)據(jù)后，對業(yè)務(wù)數(shù)據(jù)進行區(qū)分。
[0014]3、FPGA把語音數(shù)據(jù)交給FPGA內(nèi)部的邏輯處理模塊進行封裝處理
[0015]4、FPGA把協(xié)議數(shù)據(jù)交由外部協(xié)處理器進行處理。
[0016]5、外部協(xié)處理器處理完協(xié)議數(shù)據(jù)后，還給FPGA
[0017]6、FPGA把數(shù)據(jù)匯聚后傳輸給上層處理模塊進行處理。
[0018]本實用新型協(xié)同處理數(shù)據(jù)的裝置，包括FPGA和用于進行協(xié)議處理的外部協(xié)議處理器，其中，F(xiàn)PGA包括用于進行邏輯處理的邏輯處理模塊、用于將業(yè)務(wù)數(shù)據(jù)區(qū)分為語音數(shù)據(jù)和協(xié)議數(shù)據(jù)的第一外圍電路和用于將邏輯處理后的語音數(shù)據(jù)和協(xié)議處理后的邏輯數(shù)據(jù)匯聚的第二外圍電路，外部協(xié)議處理器與邏輯處理模塊并聯(lián)連接，F(xiàn)PGA在接收到核心網(wǎng)的業(yè)務(wù)數(shù)據(jù)時，第一外圍電路將業(yè)務(wù)數(shù)據(jù)區(qū)分為語音數(shù)據(jù)和協(xié)議數(shù)據(jù)，邏輯處理模塊對語音數(shù)據(jù)進行處理，外部協(xié)議處理器對協(xié)議數(shù)據(jù)進行處理，第二外圍電路再將兩者處理后的數(shù)據(jù)匯聚，生成處理后的業(yè)務(wù)數(shù)據(jù)，發(fā)送到網(wǎng)關(guān)系統(tǒng)的上層處理模塊。整個協(xié)同處理數(shù)據(jù)的裝置，通過設(shè)置外部協(xié)議處理器與FPGA協(xié)調(diào)工作，充分利用FPGA強大的邏輯處理能力，解決了 FPGA處理核心網(wǎng)業(yè)務(wù)數(shù)據(jù)的瓶頸問題，提升了整個網(wǎng)關(guān)多業(yè)務(wù)數(shù)據(jù)處理裝置的能力。
[0019]在其中一個實施例中，所述外部協(xié)議處理器設(shè)置有SGMIKSerial Gigabit MediaIndependent Interface,串行千兆位媒質(zhì)獨立接口)接口，所述外部協(xié)議處理器通過所述SGMII接口與所述FPGA進行數(shù)據(jù)交互。
[0020]SGMII接口能夠確保數(shù)據(jù)高效、安全傳輸，從而保證外部協(xié)議處理器與FPGA快速、高效進行數(shù)據(jù)交互。
[0021]如圖2所示，在另一個實施例中，本實用新型協(xié)同處理數(shù)據(jù)的裝置還包括電源400，所述電源400與所述FPGA100連接。
[0022]在其中一個實施例中，所述外部協(xié)議處理器為ARM、P0WER PC或DSP處理器，其中，所述ARM處理器可以是ARM9處理器。
[0023]ARM9處理器是新一代的ARM架構(gòu)處理器，其具有低成本、高性能、低功耗等特點，具有強大的協(xié)議處理能力。
[0024]以上所述實施例僅表達了本實用新型的幾種實施方式，其描述較為具體和詳細，但并不能因此而理解為對本實用新型專利范圍的限制。應(yīng)當指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本實用新型構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于本實用新型的保護范圍。因此，本實用新型專利的保護范圍應(yīng)以所附權(quán)利要求為準。
【權(quán)利要求】
1.一種協(xié)同處理數(shù)據(jù)的裝置，其特征在于，包括FPGA和用于進行協(xié)議處理的外部協(xié)議處理器，其中，所述FPGA包括用于進行邏輯處理的邏輯處理模塊、用于將業(yè)務(wù)數(shù)據(jù)區(qū)分為語音數(shù)據(jù)和協(xié)議數(shù)據(jù)的第一外圍電路和用于將邏輯處理后的語音數(shù)據(jù)和協(xié)議處理后的邏輯數(shù)據(jù)匯聚的第二外圍電路，所述外部協(xié)議處理器與所述邏輯處理模塊并聯(lián)連接，所述FPGA的兩端分別外接核心網(wǎng)和網(wǎng)關(guān)系統(tǒng)的上層處理模塊。
2.根據(jù)權(quán)利要求1所述的協(xié)同處理數(shù)據(jù)的裝置，其特征在于，所述外部協(xié)議處理器設(shè)置有SGMII接口，所述外部協(xié)議處理器通過所述SGMII接口與所述FPGA進行數(shù)據(jù)交互。
3.根據(jù)權(quán)利要求1或2所述的協(xié)同處理數(shù)據(jù)的裝置，其特征在于，還包括電源，所述電源與所述FPGA連接。
4.根據(jù)權(quán)利要求1所述的協(xié)同處理數(shù)據(jù)的裝置，其特征在于，所述外部協(xié)議處理器為ARM、POWER PC 或 DSP 處理器。
【文檔編號】H04L12/66GK203788310SQ201420112519
【公開日】2014年8月20日 申請日期:2014年3月12日 優(yōu)先權(quán)日:2014年3月12日
【發(fā)明者】周世欣 申請人:京信通信系統(tǒng)（廣州）有限公司