V-by-One接口 高速圖像采集卡的制作方法
【專利摘要】一種新型V-by-One接口高速圖像采集卡，通過對液晶電視生產(chǎn)線上待測板的V-by-One信號實時采集，并轉(zhuǎn)換成BMP圖像，在讀寫控制模塊的控制下，通過DDR2總線將所述BMP圖像傳至計算機緩存，通過軟件將緩存中的內(nèi)容讀取出來，用以實現(xiàn)將顯示在液晶屏幕上的V-by-One圖像數(shù)據(jù)采集并轉(zhuǎn)換成BMP圖像，實現(xiàn)自動化測控使用。其可廣泛應(yīng)用于工業(yè)液晶電視生產(chǎn)線，通過計算機采集對比圖像，代替?zhèn)鹘y(tǒng)手工檢測圖像的檢測工藝，大大提高效率，降低勞動成本。
【專利說明】V-by-One接口高速圖像采集卡

【技術(shù)領(lǐng)域】
[0001] 本實用新型涉及液晶電視領(lǐng)域中的視頻信號采集技術(shù)，具體涉及一種將將液晶電 視主板或液晶顯示器主板輸出的V-by-One信號采集并轉(zhuǎn)換成位圖數(shù)據(jù)并通過PCIE X4接 口將圖像數(shù)據(jù)上傳至計算機供分析處理的視頻圖像采集裝置。

【背景技術(shù)】
[0002] 隨著科技的進步，時代的發(fā)展，數(shù)字化時代的到來，數(shù)字化液晶電視已經(jīng)普及到千 家萬戶，液晶電視的生產(chǎn)量也在這幾年成一種幾何式的爆發(fā)式增長。
[0003] 生產(chǎn)量的提高勢必要求生產(chǎn)廠商不斷擴大生產(chǎn)規(guī)模，提高生產(chǎn)效率，增加勞動力 投入，尤其近幾年，國內(nèi)勞動力成本逐年快速增長，這樣也勢必帶來了生產(chǎn)成本的大大增 力口，而現(xiàn)在市場上的數(shù)字液晶電視，品牌繁多，功能豐富，競爭激烈，各個廠商之間都紛紛壓 低售價以換取更大市場。售價的降低而生產(chǎn)成本的增長，就帶來了極大的矛盾，因此需要有 一種方法能夠提高生產(chǎn)效率，減少勞動力投入，降低生產(chǎn)成本。
[0004] 此外傳統(tǒng)電視機生產(chǎn)出廠前的檢測采用人工肉眼識別，由于各個員工的責(zé)任心， 及判別標(biāo)準(zhǔn)都存在很大差異，因此檢測結(jié)果存在很大的主觀性和波動性，對于產(chǎn)品質(zhì)量的 標(biāo)準(zhǔn)化形成很大障礙。
[0005] 因此，急需一種高效可靠的液晶電視自動測試設(shè)備，來解決這個矛盾，用以降低勞 動成本，提高勞動效率。而液晶電視自動測試設(shè)備的關(guān)鍵在于，采集V-BY-0NE信號并轉(zhuǎn)換 成圖片信號提供給計算機分析。目前尚未見用以實現(xiàn)將V-BY-0NE采集并轉(zhuǎn)換成BMP位圖 傳輸至計算機的設(shè)備。 實用新型內(nèi)容
[0006] 本實用新型旨在提供一種V-BY-0NE圖像信號采集轉(zhuǎn)換裝置，用以實現(xiàn)將顯示在 液晶屏幕上的V-BY-0NE圖像數(shù)據(jù)采集并轉(zhuǎn)換成BMP圖像傳輸至工控計算機，用于實現(xiàn)自動 化測控使用。
[0007] 為了實現(xiàn)上述目的，本實用新型的基本思路為：將采集到的V-BY-0NE信號，存儲 在FIFO中，當(dāng)存滿一幀時，觸發(fā)中斷將數(shù)據(jù)通過發(fā)送引擎發(fā)送至計算機PCI總線上。其所 采用的技術(shù)方案為：
[0008] -種用于將液晶電視機芯板上的V-BY-0NE信號接口的圖像信號采集并轉(zhuǎn)成BMP 圖片上傳至計算機的裝置，該圖像采集裝置包括：V-BY-0NE信號采集模塊，所述V-BY-0NE 采集模塊的輸入端設(shè)置有V-BY-0NE差分信號輸入端口；所述V-BY-0NE差分信號輸入端口 連接在所述V-BY-0NE信號接口上；在所述V-BY-0NE信號采集模塊的輸出端設(shè)置有一個視 頻數(shù)據(jù)傳輸端口；所述視頻數(shù)據(jù)傳輸端口連接在DDR2讀寫端口的一端上，在所述DDR2讀寫 端口的另一端連接有數(shù)據(jù)FIFO單元，所述數(shù)據(jù)FIFO單元的另一端接在PCIE數(shù)據(jù)發(fā)送引擎 的輸入端，所述PCIE數(shù)據(jù)發(fā)送引擎的輸出端接在計算機PCIE X4接口上，所述數(shù)據(jù)FIFO單 元在在DDR2SDRAM讀寫控制模塊的控制下，通過所述PCIE數(shù)據(jù)發(fā)送引擎將數(shù)據(jù)傳輸至計算 機PCIE總線上。所述PCIE總線將數(shù)據(jù)以BMP格式寫入到計算機內(nèi)存中，所述計算機內(nèi)存 中的BMP圖像被應(yīng)用程序讀取并處理。
[0009] 本實用新型具有如下優(yōu)點：
[0010] l、PCIe4X 接口，數(shù)據(jù)傳輸速率 2000MB/S ;
[0011] 2、支持JEIDA、VESA格式，8Bit(4對數(shù)據(jù)線）、10Bit(5對數(shù)據(jù)線）數(shù)據(jù)位深，單 組、雙組、四組（最大24對數(shù)據(jù)線、4對時鐘線）數(shù)據(jù)格式的V-BY-0NE信號采集；支持 3840*2160,最高支持120Hz幀頻的V-BY-0NE視頻圖像采集；支持1366*768,幀頻60Hz的 V-BY-0NE視頻圖像采集；
[0012] 3、支持3D四通道（四組）道最高120Hz V-BY-0NE視頻圖像的采集，支持偏光式 3D和快門式3D，并根據(jù)3D同步信號將左右眼分開存儲；
[0013] 具有場頻（VFQ)、總行數(shù)（VTT)、有效行數(shù)（VDE)、行總像素數(shù)（HTT)、行有效像素 (HDE)等參數(shù)的測試功能；
[0014] 4、可在3840*2160、120Hz幀頻下連續(xù)采集上傳16幀圖像；最高支持3840*2160格 式，120Hz幀頻（非3D模式）下連續(xù)采集上傳16幀圖像。

【專利附圖】

【附圖說明】
[0015] 此處所說明的附圖用來提供對本實用新型的進一步理解，構(gòu)成本申請的一部分， 并不構(gòu)成對本實用新型的不但限定，在附圖中：
[0016] 圖1為本實用新型的結(jié)構(gòu)圖。
[0017] 圖2為本實用新型的參數(shù)設(shè)置流程圖。
[0018] 圖3為本實用新型的數(shù)據(jù)采集流程圖。
[0019] 圖4為本實用新型的數(shù)據(jù)傳輸流程圖。

【具體實施方式】
[0020] 應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0021] 參見圖1所示，本實用新型提出的新型V-BY-0NE圖像信號采集轉(zhuǎn)換裝置，包括 V-BY-0NE信號采集模塊、DDR2SDRAM讀寫控制模塊、數(shù)據(jù)FIFO、系統(tǒng)控制寄存器、PCIE數(shù)據(jù) 發(fā)送引擎、PCIE數(shù)據(jù)接收引擎和PCIE數(shù)據(jù)DMA傳輸引擎，V-BY-0NE采集模塊采用FPGA的 SerDes解串模塊，將7 : 1V-BY-0NE總線的圖像數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，保存到DDR2SDRAM 中，DDR2SDRAM讀寫控制模塊分為讀端口和寫端口。寫端口將解串模塊生成的數(shù)據(jù)進行緩 存，寫入到外部DDR2中；讀端口從外部DDR2中讀取數(shù)據(jù)，供PCIe端口傳輸至計算機內(nèi)存， 數(shù)據(jù)FIFO用于同步不同速度模塊間的數(shù)據(jù)傳輸，系統(tǒng)控制寄存器控制各模塊的工作狀態(tài)， 包括對V-BY-0NE采集模塊的信號格式、啟動停止控制等，對DDR2SDRAM讀寫控制模塊的讀 寫地址、數(shù)據(jù)長度等，對PCIE數(shù)據(jù)DMA傳輸引擎的啟動停止控制、被寫入的計算機內(nèi)存地址 的控制等，PCIe數(shù)據(jù)接收引擎接收來自計算機的控制指令，并按指令要求進行動作，將結(jié)果 通過PCIe數(shù)據(jù)發(fā)送引擎發(fā)送給計算機，PCIE數(shù)據(jù)DMA傳輸引擎完成大數(shù)據(jù)量的傳輸，將外 部DDR2內(nèi)存的數(shù)據(jù)通過DDR2SDRAM讀端口讀出來，通過PCIe總線寫入到計算機的內(nèi)存。
[0022] 參見圖2所示，本新型V-BY-0NE圖像信號采集轉(zhuǎn)換裝置的參數(shù)設(shè)置流程。在系統(tǒng) 非復(fù)位狀態(tài)且PCIe總線鏈接正常時，接受引擎接收來自計算機的控制指令，并將參數(shù)寫入 到控制寄存器。
[0023] 參見圖3所示，描述了本新型V-BY-0NE圖像信號采集轉(zhuǎn)換裝置的數(shù)據(jù)采集流 程。當(dāng)系統(tǒng)控制寄存器中的采集啟動位被設(shè)置為后采集啟動。系統(tǒng)將采集到的數(shù)據(jù)存儲的 DDR2SDRAM的環(huán)形緩沖區(qū)中，數(shù)據(jù)慢一幀后環(huán)形緩沖區(qū)的地址遞加，數(shù)據(jù)寫入下一個環(huán)形緩 沖區(qū)，每個環(huán)形緩沖區(qū)存儲一幀的數(shù)據(jù)。
[0024] 參見圖4所示，展示了本新型V-BY-0NE圖像信號采集轉(zhuǎn)換裝置將數(shù)據(jù)寫入到計 算機內(nèi)存的流程。數(shù)據(jù)上傳采用DMA方式進行，很少占用計算機的CPU資源，傳輸速度快。 首先計算機進行內(nèi)存分配，然后將分配到的內(nèi)存地址寫入采集卡控制寄存器；同時計算機 讀取當(dāng)前緩沖區(qū)的地址，計算出需要被讀取的圖像所在的環(huán)形緩沖區(qū)的地址，并將地址寫 入到采集卡的控制寄存器；接著計算機通過向采集卡發(fā)控制指令啟動DMA傳輸；采集卡從 DDR2SDRAM中讀取數(shù)據(jù)寫入到計算機的內(nèi)存中，直至完成。
【權(quán)利要求】
1. V-by-One接口高速圖像采集卡，其特征在于： 所述V-BY-0NE信號采集模塊、DDR2SDRAM讀寫控制模塊、數(shù)據(jù)FIFO、系統(tǒng)控制寄存器、 PCIE數(shù)據(jù)發(fā)送引擎、PCIE數(shù)據(jù)接收引擎和PCIE數(shù)據(jù)DMA傳輸引擎，所述V-BY-0NE采集模 塊的輸入端設(shè)置有V-BY-0NE差分信號輸入端口；所述V-BY-0NE差分信號輸入端口連接在 所述V-BY-0NE信號接口上；在所述V-BY-0NE信號采集模塊的輸出端設(shè)置有一個視頻數(shù)據(jù) 傳輸端口；所述視頻數(shù)據(jù)傳輸端口連接在DDR2讀寫端口的一端上，在所述DDR2讀寫端口的 另一端連接有數(shù)據(jù)FIFO單元，所述數(shù)據(jù)FIFO單元的另一端接在PCIE數(shù)據(jù)發(fā)送引擎的輸入 端，所述PCIE數(shù)據(jù)發(fā)送引擎的輸出端接在計算機PCIE X4接口上，所述數(shù)據(jù)FIFO單元在在 DDR2SDRAM讀寫控制模塊的控制下，通過所述PCIE數(shù)據(jù)發(fā)送引擎將數(shù)據(jù)傳輸至計算機PCIE 總線上。
2. 根據(jù)權(quán)利要求1所述的V-by-One接口高速圖像采集卡，其特征在于：V-BY-〇NE采集 模塊采用FPGA的SerDes解串模塊。
【文檔編號】H04N5/76GK203883926SQ201420103947
【公開日】2014年10月15日 申請日期:2014年3月10日 優(yōu)先權(quán)日:2014年3月10日
【發(fā)明者】丁善舟, 孫磊, 殷樂生 申請人:北京阿格思科技有限公司