一種混合格式信號(hào)光纖傳輸裝置制造方法
【專利摘要】本發(fā)明公開一種混合格式信號(hào)光纖傳輸裝置，包括發(fā)送端、光纖通道和接收端三部分，發(fā)送端將輸入的Camera?Link格式的視頻圖像信號(hào)和多路通用串行信號(hào)轉(zhuǎn)換為光信號(hào)，通過光纖通道發(fā)送給接收端；接收端接收光信號(hào)將其并復(fù)原為原始的視頻圖像信號(hào)和多通道的通用串行數(shù)據(jù)信號(hào)。本發(fā)明適用于全部配置模式的Camera?Link視頻圖像信號(hào)和多路通用串行信號(hào)的光纖傳輸；通過對傳輸總線的復(fù)用實(shí)現(xiàn)不同速率的混合格式信號(hào)在單光纖通道的傳輸，減少了額外的光纖通道和器件的消耗。本發(fā)明的電信號(hào)轉(zhuǎn)換處理和傳輸控制使用FPGA器件實(shí)現(xiàn)，在滿足實(shí)際功能需求的同時(shí)減少了專用集成電路的使用，具有集成化和通用化程度高的優(yōu)點(diǎn)，并且為進(jìn)一步的功能擴(kuò)展和性能升級(jí)提供了支持。
【專利說明】一種混合格式信號(hào)光纖傳輸裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及信號(hào)處理和傳輸【技術(shù)領(lǐng)域】，尤其涉及一種混合格式信號(hào)光纖傳輸裝 置。

【背景技術(shù)】
[0002] 隨著幀頻和分辨率不斷提高，目前視頻圖像采集設(shè)備的帶寬能夠達(dá)到每秒吉比特 (Gbps)級(jí)別，電纜難以滿足超過十米距離的高速視頻圖像信號(hào)的可靠傳輸。光纖傳輸具有 帶寬高、抗電磁干擾性能強(qiáng)、傳輸距離長的特點(diǎn)，現(xiàn)在已經(jīng)逐步替代電纜在高速和長距離數(shù) 據(jù)傳輸中應(yīng)用。
[0003] 目前國內(nèi)外的光纖傳輸設(shè)備均針對單一格式信號(hào)傳輸，不能同時(shí)滿足高速圖像信 號(hào)和其他格式信號(hào)的實(shí)時(shí)傳輸，因此在實(shí)際工程中需要使用多臺(tái)傳輸設(shè)備和多組光纖通 道，使得傳輸系統(tǒng)存在體積大、成本高并且維護(hù)困難的缺點(diǎn)。同時(shí)，此類高速光纖傳輸設(shè)備 一般采用專用集成電路設(shè)計(jì)和實(shí)現(xiàn)，在功能擴(kuò)展、性能升級(jí)及工作環(huán)境的適應(yīng)性等方面受 到局限。


【發(fā)明內(nèi)容】

[0004] 為解決上述問題，本發(fā)明提供一種基于FPGA的混合格式信號(hào)光纖傳輸裝置及傳 輸方法。
[0005] 本發(fā)明提供如下技術(shù)方案：一種混合格式信號(hào)光纖傳輸裝置，包括發(fā)送端（1)、光 纖通道（2)和接收端（3);所述發(fā)送端（1)包括FPGA發(fā)送處理單元（4)、第一接插件組（5)、 光電轉(zhuǎn)換單元（6)和發(fā)送時(shí)鐘生成單元（7);所述光纖通道（2)包括三組單模光纖，所述光 纖通道（2)連接所述發(fā)送端（1)和所述接收端（3);所述接收端（2)包括第二接插件組（8)、 FPGA接收處理單元（9)、電光轉(zhuǎn)換單元（10)和接收時(shí)鐘生成單元（11);
[0006] 所述FPGA發(fā)送處理單元（4)分別與所述第一接插件組（5)和所述光電轉(zhuǎn)換單元 (6)連接；所述FPGA發(fā)送處理單元（4)用于接收來自所述第一接插件組（5)的12路LVDS 電平Camera Link格式視頻圖像信號(hào)和10路通用串行信號(hào)并將接收的信號(hào)轉(zhuǎn)換為三路CML 電平的高速串行信號(hào)，送入所述光電轉(zhuǎn)換單元（6)的三組SFP光收發(fā)器；所述光電轉(zhuǎn)換單元 (6) 用于將電信號(hào)轉(zhuǎn)換為光信號(hào)通過所述光纖通道（2)發(fā)送到所述接收端（3);所述發(fā)送時(shí) 鐘生成單元（7)分別與所述第一接插件組（5)和所述FPGA發(fā)送處理單元（4)連接，所述發(fā) 送時(shí)鐘生成單元（7)用于接收來自所述第一接插件組（5)的1路LVDS像素時(shí)鐘信號(hào)，經(jīng)過 消除抖動(dòng)處理將時(shí)鐘提供給所述FPGA發(fā)送處理單元（4);
[0007] 所述FPGA接收處理單元（9)分別與所述光纖通道⑵和所述電光轉(zhuǎn)換單元（10) 連接；所述電光轉(zhuǎn)換單元（10)內(nèi)的三組SFP光收發(fā)器用于將所述光纖通道（2)傳來的三 路光信號(hào)轉(zhuǎn)換為三路CML格式的高速串行信號(hào)后輸入至所述FPGA接收處理單元（9);所 述FPGA接收處理單元（9)用于將三路高速串行信號(hào)處理并恢復(fù)為12路LVDS電平Camera Link視頻信號(hào)、3路LVDS隨路時(shí)鐘信號(hào)和10路串口信號(hào)通過所述第二接插件組（8)發(fā)送 至下級(jí)；所述接收時(shí)鐘生成單元（11)與所述FPGA接收處理單元（9)連接，所述接收時(shí)鐘生 成單元（11)用于生成參考時(shí)鐘并提供給所述FPGA接收處理單元（9)。
[0008] 可選地，如上所述的裝置中，所述FPGA發(fā)送處理單元（4)包括Camera Link協(xié)議 串并轉(zhuǎn)換模塊（12)、第一 UART模塊（13)、通道標(biāo)識(shí)和緩存模塊（14)、總線復(fù)用模塊（15)、 倍速模塊（16)和第一 GTP模塊（17);所述FPGA接收處理單元（9)包括Camera Link協(xié)議 并串轉(zhuǎn)換模塊（18)、第二UART模塊（19)、總線解復(fù)用模塊（20)、降速模塊（21)和第二GTP 模塊（22)。
[0009] 可選地，如上所述的裝置中，所述Camera Link協(xié)議串并轉(zhuǎn)換模塊（12)具體用于 將12路的Camera Link協(xié)議LVDS電平圖像信號(hào)以1: 7的比例轉(zhuǎn)換為84路LVTTL電平并 行信號(hào)；所述Camera Link協(xié)議并串轉(zhuǎn)換模塊（18)具體用于將84路LVTTL電平并行信號(hào) 以7:1的比例轉(zhuǎn)換為12路Camera Link協(xié)議LVDS電平總線信號(hào)。
[0010] 可選地，如上所述的裝置中，所述Camera Link協(xié)議串并轉(zhuǎn)換模塊（12)包括 輸入差分轉(zhuǎn)單端時(shí)鐘緩沖器IBUFGDS(23)、輸入差分轉(zhuǎn)單端緩沖器IBUFDS(24)、延遲器 I0DLY(25)、輸入解串器ISERDES(26)、鎖相環(huán)PLL(27)和采樣點(diǎn)延遲控制器（28);所述輸 入差分轉(zhuǎn)單端緩沖器IBUFDS(23)用于將差分?jǐn)?shù)據(jù)信號(hào)轉(zhuǎn)換為單端信號(hào)經(jīng)過所述延遲線 I0DLY(25)輸入至所述解串器ISERDES(26);所述輸入差分轉(zhuǎn)單端時(shí)鐘緩沖器IBUFDS(23) 用于將差分像素時(shí)鐘信號(hào)轉(zhuǎn)換為單端像素時(shí)鐘信號(hào)送入所述鎖相環(huán)PLL(27);所述鎖相環(huán) PLL(27)用于生成7倍頻高速采樣時(shí)鐘，并將其與像素時(shí)鐘相位對齊后送入所述輸入解串 器ISERDES(26);所述輸入解串器ISERDES(26)用于完成信號(hào)的1:7解串后輸出并行數(shù)據(jù)； 采樣點(diǎn)延遲控制器（28)執(zhí)行采樣點(diǎn)搜索和調(diào)節(jié)方法，完成數(shù)據(jù)通道的延遲調(diào)節(jié)。
[0011] 可選地，如上所述的裝置中，所述采樣點(diǎn)延遲控制器（28)用于在劃分單周期信號(hào) 的狀態(tài)區(qū)間，通過調(diào)節(jié)數(shù)據(jù)通道的延遲和檢測解串后的結(jié)果，自動(dòng)搜尋合適的采樣位置，將 高速采樣時(shí)鐘的采樣沿與數(shù)據(jù)的理想采樣區(qū)間對齊，保證采樣時(shí)滿足寄存器的建立和保持 時(shí)間；所述采樣點(diǎn)延遲控制器（28)具體實(shí)現(xiàn)采樣點(diǎn)搜索和調(diào)節(jié)的處理過程包括：計(jì)算確定 周期數(shù)據(jù)的穩(wěn)定區(qū)域和不穩(wěn)定區(qū)域，并將穩(wěn)定區(qū)域依據(jù)片內(nèi)延遲器資源的最小步長劃分為 三個(gè)區(qū)間，并確定理想采樣區(qū)間；復(fù)位后檢測解串輸出的數(shù)據(jù)，判斷采樣時(shí)鐘沿所處位置并 選擇進(jìn)入粗調(diào)節(jié)模式或精調(diào)節(jié)模式；粗調(diào)節(jié)模式通過調(diào)節(jié)數(shù)據(jù)通路延遲，使采樣時(shí)鐘沿對 在數(shù)據(jù)的穩(wěn)定區(qū)域；粗調(diào)節(jié)完成后進(jìn)入精調(diào)節(jié)模式；精調(diào)節(jié)模式通過增加和減少延遲判斷 采樣點(diǎn)處于穩(wěn)定區(qū)域的何種區(qū)間，并分別作出相應(yīng)的延遲調(diào)節(jié)，使采樣時(shí)鐘沿對齊穩(wěn)定區(qū) 域中部的理想采樣區(qū)間；精調(diào)節(jié)完成后繼續(xù)監(jiān)測解串?dāng)?shù)據(jù)的結(jié)果并重復(fù)上述過程，實(shí)時(shí)調(diào) 節(jié)采樣點(diǎn)位置。
[0012] 可選地，如上所述的裝置中，所述Camera Link協(xié)議并串轉(zhuǎn)換模塊（18)包括輸 出單端轉(zhuǎn)差分緩沖器〇BUFDS(29)、輸出串化器0SERDES(30)和鎖相環(huán)PLL(31);所述總線 解復(fù)用模塊（20)和所述降速模塊（21)分別將還原后的Camera Link并行圖像數(shù)據(jù)和低 速隨路時(shí)鐘送入所述輸出串化器0SERDES(30);所述鎖相環(huán)PLL(31)用于生成7倍頻高速 時(shí)鐘送入所述輸出串化器0SERDES(30);所述輸出串化器0SERDES(30)用于將并行信號(hào)按 7:1比例串行化送入所述輸出單端轉(zhuǎn)差分緩沖器0BUFDS(29);所述輸出單端轉(zhuǎn)差分緩沖 器0BUFDS(29)用于將像素時(shí)鐘信號(hào)和串化后的Camera Link圖像信號(hào)由單端電平轉(zhuǎn)換為 LVDS差分電平輸出。
[0013] 可選地，如上所述的裝置中，所述總線復(fù)用模塊（15)內(nèi)的總線復(fù)用控制器用于控 制多路選擇器完成數(shù)據(jù)總線的時(shí)分復(fù)用；所述總線復(fù)用控制器檢測視頻圖像幀同步信號(hào)有 效狀態(tài)，當(dāng)圖像幀同步信號(hào)有效的時(shí)候優(yōu)先傳輸視頻圖像數(shù)據(jù)；當(dāng)幀同步信號(hào)無效時(shí)利用 幀間無效數(shù)據(jù)的時(shí)隙傳輸多路低速的通用串口數(shù)據(jù)，所述總線復(fù)用控制器循環(huán)檢測每路串 口數(shù)據(jù)的準(zhǔn)備狀態(tài)，實(shí)時(shí)控制總線傳輸緩存準(zhǔn)備完成的串口通道數(shù)據(jù)；
[0014] 所述總線解復(fù)用模塊（20)內(nèi)的總線解復(fù)用控制器用于檢測輸入并行信號(hào)總線中 的流標(biāo)識(shí)位，判斷圖像信號(hào)和通用串行信號(hào)的復(fù)用窗口，完成圖像信號(hào)流和串行信號(hào)流的 分路操作；在通用串行信號(hào)解復(fù)用時(shí)檢測通道標(biāo)識(shí)位，通過分路選擇器將數(shù)據(jù)切換送入各 串行信號(hào)通道。
[0015] 可選地，如上所述的裝置中，所述倍速模塊（16)采用FPGA發(fā)送處理單元（4)內(nèi)置 的數(shù)字時(shí)鐘管理單元硬核將28路并行數(shù)據(jù)隨路時(shí)鐘2倍頻并延遲相位得到倍速后數(shù)據(jù)總 線的隨路同步時(shí)鐘；然后通過在單個(gè)慢時(shí)鐘周期內(nèi)用倍頻時(shí)鐘交替讀取兩路數(shù)據(jù)的方式將 28路數(shù)據(jù)總線合并為14路數(shù)據(jù)總線。
[0016] 可選地，如上所述的裝置中，所述的FPGA發(fā)送處理單元（4)和FPGA接收處理單元 (9)的器件型號(hào)為XC5VLX50T。
[0017] 可選地，如上所述的裝置中，所述發(fā)送時(shí)鐘生成單元（7)和所述接收時(shí)鐘生成單 元（11)采用SI5323及其外圍電路。
[0018] 本發(fā)明與現(xiàn)有技術(shù)相比的有益效果在于：
[0019] (1)本發(fā)明的混合信號(hào)光纖傳輸裝置能實(shí)現(xiàn)Camera Link格式高速視頻圖像信號(hào) 和10路460. 2k波特率的通用串行信號(hào)的實(shí)時(shí)光纖傳輸。本發(fā)明能夠支持最全模式下高像 素時(shí)鐘頻率90Mbps，總帶寬7. 56Gbps的Camera Link高速視頻圖像信號(hào)傳輸；采用單模光 纖使本裝置的傳輸距離可達(dá)到千米級(jí)別。
[0020] (2)本發(fā)明提出一種基于FPGA的Camera Link協(xié)議解串和串化的方案，以及在解 串時(shí)自動(dòng)搜索數(shù)據(jù)采樣點(diǎn)的方法，實(shí)現(xiàn)了 Camera Link協(xié)議嵌入式的正確解碼。該方案替 代了傳統(tǒng)的Camera Link設(shè)備所使用的不適合工業(yè)級(jí)低溫工作的DS90CR28X系列專用集 成電路，使得傳輸裝置溫度適應(yīng)范圍擴(kuò)大；同時(shí)減少專用集成電路的使用，提高了電路可靠 性，降低了成本和功耗。
[0021] (3)本發(fā)明提出一種高速視頻圖像信號(hào)和低速通用串行信號(hào)對相同總線的復(fù)用和 解復(fù)用方法，實(shí)現(xiàn)了不同速率和不同格式信號(hào)在相同總線的融合傳輸和恢復(fù)，提高了通道 帶寬的利用效率，縮減了光纖通道的數(shù)量。
[0022] (4)本發(fā)明用外部鎖相環(huán)時(shí)鐘發(fā)生器濾除Camera Link時(shí)鐘的抖動(dòng)，使參考時(shí)鐘 滿足千兆位串行收發(fā)器內(nèi)時(shí)鐘數(shù)據(jù)恢復(fù)單元的抖動(dòng)容限；同時(shí)保證了高速串行收發(fā)器的用 戶時(shí)鐘和像素時(shí)鐘同源的關(guān)系，簡化了數(shù)據(jù)同步操作。
[0023] (5)本發(fā)明采用FPGA內(nèi)置高速收發(fā)器GTP進(jìn)行數(shù)字信號(hào)的高速串化和解串。該高 速收發(fā)器集成度高，功耗低且電磁干擾性能好，其可編程的控制方式方便用戶按照定制化 的需要進(jìn)行配置和功能擴(kuò)展。
[0024] (6)本發(fā)明中的倍速模塊和降速模塊在保證并行信號(hào)總線帶寬不變的情況下調(diào)整 了傳輸速率（隨路時(shí)鐘頻率）和位寬，電路結(jié)構(gòu)簡單可靠，在節(jié)省了并行端口位數(shù)的同時(shí)有 效利用了 FPGA片內(nèi)互聯(lián)的高速特性。

【專利附圖】

【附圖說明】
[0025] 為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā) 明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以 根據(jù)這些附圖獲得其他的附圖。
[0026] 圖1為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置的結(jié)構(gòu)示意圖。
[0027] 圖2A為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置中FPGA發(fā)送處理單元的 結(jié)構(gòu)示意圖。
[0028] 圖2B為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置中FPGA接收處理單元的 結(jié)構(gòu)示意圖。
[0029] 圖3為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置中FPGA發(fā)送處理單元中 Camera Link協(xié)議串并轉(zhuǎn)換模塊12的結(jié)構(gòu)示意圖。
[0030] 圖4為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置中FPGA發(fā)送處理單元中 Camera Link協(xié)議并串轉(zhuǎn)換模塊18的結(jié)構(gòu)示意圖。
[0031] 圖5為本發(fā)明實(shí)施例中解串輸入數(shù)據(jù)穩(wěn)定窗口和采樣時(shí)鐘沿位置的示意圖。
[0032] 圖6為本發(fā)明實(shí)施例采用的采樣點(diǎn)搜索和調(diào)節(jié)方法的實(shí)施流程圖。
[0033] 圖7為本發(fā)明實(shí)施例中倍速模塊將兩路低速數(shù)據(jù)合并為單路倍速數(shù)據(jù)的時(shí)序圖。
[0034] 圖8為本發(fā)明實(shí)施例中總線復(fù)用模塊15的結(jié)構(gòu)示意圖。
[0035] 圖9為本發(fā)明實(shí)施例中總線解復(fù)用模塊20的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0036] 為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例 中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是 本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員 在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0037] 圖1為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置的結(jié)構(gòu)示意圖。如圖1所 示，本實(shí)施例的混合格式信號(hào)光纖傳輸裝置包括發(fā)送端1、光纖通道2和接收端3 ;如圖1所 示，發(fā)送端1設(shè)置在混合信號(hào)光纖發(fā)送電路板上，接收端3設(shè)置在光纖信號(hào)接收電路板上。 發(fā)送端1包括FPGA發(fā)送處理單元4、第一接插件組5、光電轉(zhuǎn)換單元6和發(fā)送時(shí)鐘生成單元 7 ;例如其中的第一接插件組5由兩只MDR26接插件和10只串口信號(hào)接插件組成。例如光 電轉(zhuǎn)換單元6由三組SFP光收發(fā)器組成，每個(gè)光收發(fā)器的最高傳輸速率為3. 75Gbps ;例如 發(fā)送時(shí)鐘生成單元7由一片SI5323及其外圍電路組成。
[0038] 光纖通道2包括三組單模光纖，即光纖通道2為三路單模光纖。光纖通道2連接 發(fā)送端1和接收端3 ;接收端2包括第二接插件組8、FPGA接收處理單元9、電光轉(zhuǎn)換單元 10和接收時(shí)鐘生成單元11。
[0039] FPGA發(fā)送處理單元4分別與第一接插件組5和光電轉(zhuǎn)換單元6連接；FPGA發(fā)送 處理單元4用于接收來自第一接插件組5的12路LVDS電平Camera Link格式視頻圖像信 號(hào)和10路通用串行信號(hào)并將接收的信號(hào)轉(zhuǎn)換為三路CML電平的高速串行信號(hào)，送入光電轉(zhuǎn) 換單元6的三組SFP光收發(fā)器；光電轉(zhuǎn)換單元6用于將電信號(hào)轉(zhuǎn)換為光信號(hào)通過光纖通道 2發(fā)送到接收端3 ;發(fā)送時(shí)鐘生成單元7分別與第一接插件組5和FPGA發(fā)送處理單元4連 接，發(fā)送時(shí)鐘生成單元7用于接收來自第一接插件組5的1路LVDS像素時(shí)鐘信號(hào)，經(jīng)過消 除抖動(dòng)處理將時(shí)鐘提供給FPGA發(fā)送處理單元4 ;
[0040] FPGA接收處理單元9分別與光纖通道2和電光轉(zhuǎn)換單元10連接；電光轉(zhuǎn)換單元 10內(nèi)的三組SFP光收發(fā)器用于將光纖通道2傳來的三路光信號(hào)轉(zhuǎn)換為三路CML格式的高速 串行信號(hào)后輸入至FPGA接收處理單元9 ;FPGA接收處理單元9用于將三路高速串行信號(hào)處 理并恢復(fù)為12路LVDS電平Camera Link視頻信號(hào)、3路LVDS隨路時(shí)鐘信號(hào)和10路串口信 號(hào)通過第二接插件組8發(fā)送至下級(jí)；接收時(shí)鐘生成單元11與FPGA接收處理單元9連接，接 收時(shí)鐘生成單元11用于生成參考時(shí)鐘并提供給FPGA接收處理單元9。
[0041] 所述的發(fā)送端1的信號(hào)轉(zhuǎn)換和處理過程如下：12對LVDS視頻信號(hào)和10對通用串 行信號(hào)從接收第一接插件組5輸入至FPGA發(fā)送處理單元4,為減小差分對間的偏斜，各對視 頻信號(hào)的PCB布線采取等長處理。10路通用串行信號(hào)通過第一接插件組5的10個(gè)串口信 號(hào)接插件輸入至FPGA發(fā)送處理單元4。FPGA發(fā)送處理單元4將輸入的信號(hào)轉(zhuǎn)換為三路高 速串行信號(hào)并發(fā)送至光電轉(zhuǎn)換單元6。光電轉(zhuǎn)換單元6將高速串行信號(hào)轉(zhuǎn)換為光信號(hào)，通過 光纖發(fā)送到接收電路板即接收端3。發(fā)送時(shí)鐘生成單元7為FPGA發(fā)送處理單元4提供低抖 動(dòng)的時(shí)鐘。
[0042] 所述的FPGA發(fā)送處理單元4是發(fā)送端的核心部分，負(fù)責(zé)信號(hào)的轉(zhuǎn)換處理和傳輸控 制。
[0043] 所述的Camera Link協(xié)議串并轉(zhuǎn)換模塊12將12路LVDS電平Camera Link格式 信號(hào)轉(zhuǎn)換為84路LVTTL電平并行數(shù)據(jù)信號(hào)，串并轉(zhuǎn)換比為7:1，即每路LVDS差分信號(hào)解串 為7路并行信號(hào)。Camera Link協(xié)議串并轉(zhuǎn)換模塊包括三個(gè)相同的子模塊，第一個(gè)子模塊將 對應(yīng)BASE型的4路LVDS信號(hào)轉(zhuǎn)換為28路并行信號(hào)；第二個(gè)子模塊轉(zhuǎn)換對應(yīng)MEDIUM型附 加的4路LVDS信號(hào)，第三個(gè)子模塊轉(zhuǎn)換對應(yīng)FULL型附加的4路LVDS信號(hào)。
[0044] 圖2A為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置中FPGA發(fā)送處理單元的 結(jié)構(gòu)示意圖。圖2B為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置中FPGA接收處理單 元的結(jié)構(gòu)示意圖。如圖2A所示，F(xiàn)PGA發(fā)送處理單元4包括Camera Link協(xié)議串并轉(zhuǎn)換模塊 12、第一 UART模塊13、通道標(biāo)識(shí)和緩存模塊14、總線復(fù)用模塊15、倍速模塊16和第一 GTP 模塊17來實(shí)現(xiàn)其功能。如圖2B所示，F(xiàn)PGA接收處理單元9包括Camera Link協(xié)議并串轉(zhuǎn) 換模塊18、第二UART模塊19、總線解復(fù)用模塊20、降速模塊21和第二GTP模塊22來實(shí)現(xiàn) 其功能。
[0045] 例如，Camera Link協(xié)議串并轉(zhuǎn)換模塊12具體用于將12路的Camera Link協(xié)議 LVDS電平圖像信號(hào)以1:7的比例轉(zhuǎn)換為84路LVTTL電平并行信號(hào)；Camera Link協(xié)議并串 轉(zhuǎn)換模塊18具體用于將84路LVTTL電平并行信號(hào)以7:1的比例轉(zhuǎn)換為12路Camera Link 協(xié)議LVDS電平總線信號(hào)。
[0046] 圖3為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置中FPGA發(fā)送處理單元中 Camera Link協(xié)議串并轉(zhuǎn)換模塊12的結(jié)構(gòu)示意圖。如圖3所示，Camera Link協(xié)議串并轉(zhuǎn) 換模塊12包括輸入差分轉(zhuǎn)單端時(shí)鐘緩沖器IBUFGDS23、輸入差分轉(zhuǎn)單端緩沖器IBUFDS24、 延遲器I0DLY25、輸入解串器ISERDES26、鎖相環(huán)PLL27和采樣點(diǎn)延遲控制器28 ;輸入差分 轉(zhuǎn)單端緩沖器IBUFDS23用于將差分?jǐn)?shù)據(jù)信號(hào)轉(zhuǎn)換為單端信號(hào)經(jīng)過延遲線I0DLY25輸入至 解串器ISERDES26 ;輸入差分轉(zhuǎn)單端時(shí)鐘緩沖器IBUFDS23用于將差分像素時(shí)鐘信號(hào)轉(zhuǎn)換為 單端像素時(shí)鐘信號(hào)送入鎖相環(huán)PLL27 ;鎖相環(huán)PLL27用于生成7倍頻高速采樣時(shí)鐘，并將其 與像素時(shí)鐘相位對齊后送入輸入解串器ISERDES26 ;輸入解串器ISERDES26用于完成信號(hào) 的1:7解串后輸出并行數(shù)據(jù)；采樣點(diǎn)延遲控制器28用于執(zhí)行采樣點(diǎn)搜索和調(diào)節(jié)方法，完成 數(shù)據(jù)通道的延遲調(diào)節(jié)。
[0047] 本實(shí)施例中Camera Link協(xié)議串并轉(zhuǎn)換模塊12設(shè)計(jì)高轉(zhuǎn)換速率為630Mbps，對應(yīng) 的并行數(shù)據(jù)速率為630Mbps/7 = 90Mbps。如圖3所示，Camera Link協(xié)議串并轉(zhuǎn)換模塊18 內(nèi)的IBUFDS24將差分?jǐn)?shù)據(jù)信號(hào)轉(zhuǎn)換為單端LVTTL電平信號(hào)。轉(zhuǎn)換后的12路數(shù)據(jù)信號(hào)輸入 至延遲器25 ;IBUFGDS23將LVDS差分時(shí)鐘信號(hào)轉(zhuǎn)換為單端時(shí)鐘信號(hào)輸入至鎖相環(huán)PLL。延 遲器I0DLY用于精確調(diào)節(jié)路徑的延時(shí)。由采樣點(diǎn)延遲控制器28控制延遲器25的INC和CE 信號(hào)完成對數(shù)據(jù)傳輸?shù)难訒r(shí)的增減，單位延時(shí)步長為78ps。經(jīng)過延時(shí)調(diào)整后的信號(hào)輸出至 解串單元。鎖相環(huán)PLL27接收單端隨路像素時(shí)鐘并進(jìn)行7倍頻和相位對齊：將倍頻后的時(shí)鐘 HCLK和像素時(shí)鐘PCLK -并提供給解串單元中的ISERDES用于解串，分別對應(yīng)CLK和CLKDIV 口。4路串行總線信號(hào)由4個(gè)解串單元進(jìn)行1:7解串。每個(gè)解串單元由兩個(gè)ISERDES級(jí)聯(lián) 構(gòu)成，其中主ISERDES使用Q1到Q6作前6位輸出，次ISERDES使用Q3 口作第7位輸出，主 ISERDES的SF01和SF02分別與次ISERDES的SFI1和SFI2連接。4個(gè)解串單元輸出共28 位LVTTL電平圖像總線數(shù)據(jù)。
[0048] 采樣點(diǎn)延遲控制器28連接I0DLY和解串單元，檢測和判斷解串輸出的數(shù)據(jù)是否正 確和穩(wěn)定，并根據(jù)所述的采樣點(diǎn)搜尋方法通過控制信號(hào)CE和INC增減各路數(shù)據(jù)在I0DLY中 的延遲，使得采樣時(shí)鐘的上升沿能夠?qū)R于數(shù)據(jù)穩(wěn)定狀態(tài)的中心位置。BITSLIP位滑動(dòng)信號(hào) 用于調(diào)整解串邊界，對于1:7解串最多滑動(dòng)7次可搜尋到正確的解串邊界。
[0049] 可選地，如上所述的裝置中，采樣點(diǎn)延遲控制器28用于在劃分單周期信號(hào)的狀態(tài) 區(qū)間，通過調(diào)節(jié)數(shù)據(jù)通道的延遲和檢測解串后的結(jié)果，自動(dòng)搜尋合適的采樣位置，將高速采 樣時(shí)鐘的采樣沿與數(shù)據(jù)的理想采樣區(qū)間對齊，保證采樣時(shí)滿足寄存器的建立和保持時(shí)間。
[0050] 采樣點(diǎn)延遲控制器28具體實(shí)現(xiàn)采樣點(diǎn)搜索和調(diào)節(jié)的處理過程包括：
[0051] (1)計(jì)算確定周期數(shù)據(jù)的穩(wěn)定區(qū)域和不穩(wěn)定區(qū)域，并將穩(wěn)定區(qū)域依據(jù)片內(nèi)延遲器 資源的最小步長劃分為三個(gè)區(qū)間，并確定理想采樣區(qū)間；
[0052] (2)復(fù)位后檢測解串輸出的數(shù)據(jù)，判斷采樣時(shí)鐘沿所處位置并選擇進(jìn)入粗調(diào)節(jié)模 式或精調(diào)節(jié)模式；
[0053] (3)粗調(diào)節(jié)模式通過調(diào)節(jié)數(shù)據(jù)通路延遲，使采樣時(shí)鐘沿對在數(shù)據(jù)的穩(wěn)定區(qū)域；粗 調(diào)節(jié)完成后進(jìn)入精調(diào)節(jié)t旲式；
[0054] (4)精調(diào)節(jié)模式通過增加和減少延遲判斷采樣點(diǎn)處于穩(wěn)定區(qū)域的何種區(qū)間，并分 別作出相應(yīng)的延遲調(diào)節(jié)，使采樣時(shí)鐘沿對齊穩(wěn)定區(qū)域中部的理想采樣區(qū)間；
[0055] (5)精調(diào)節(jié)完成后繼續(xù)監(jiān)測解串?dāng)?shù)據(jù)的結(jié)果并重復(fù)上述過程，實(shí)時(shí)調(diào)節(jié)采樣點(diǎn)位 置。
[0056] 圖4為本發(fā)明實(shí)施例提供的混合格式信號(hào)光纖傳輸裝置中FPGA發(fā)送處理單元中 Camera Link協(xié)議并串轉(zhuǎn)換模塊18的結(jié)構(gòu)示意圖。如圖4所示，Camera Link協(xié)議并串轉(zhuǎn) 換模塊18包括輸出單端轉(zhuǎn)差分緩沖器0BUFDS29、輸出串化器0SERDES30和鎖相環(huán)PLL31 ; 總線解復(fù)用模塊20和降速模塊21分別將還原后的Camera Link并行圖像數(shù)據(jù)和低速隨 路時(shí)鐘送入輸出串化器0SERDES30 ;鎖相環(huán)PLL31用于生成7倍頻高速時(shí)鐘送入輸出串化 器0SERDES30 ;輸出串化器0SERDES30用于將并行信號(hào)按7:1比例串行化送入輸出單端轉(zhuǎn) 差分緩沖器OBUFDS29 ;輸出單端轉(zhuǎn)差分緩沖器OBUFDS29用于將像素時(shí)鐘信號(hào)和串化后的 Camera Link圖像信號(hào)由單端電平轉(zhuǎn)換為LVDS差分電平輸出。
[0057] 例如接收端3中的Camera Link協(xié)議并串轉(zhuǎn)換模塊18可以包含三個(gè)Camera Link 協(xié)議并串轉(zhuǎn)換子模塊，其將84路并行信號(hào)轉(zhuǎn)換為12路LVDS電平Camera Link信號(hào)。
[0058] 每個(gè)Camera Link協(xié)議轉(zhuǎn)換模塊可以采用4個(gè)0SERDES單元將28路并行信號(hào) 串化為4路高速信號(hào)；PLL31將像素時(shí)鐘PCLK進(jìn)行7倍頻并對齊相位后提供給0SERDES ; 0BUFDS29將高速信號(hào)和像素時(shí)鐘信號(hào)的LVTTL電平轉(zhuǎn)換為LVDS電平后送出。
[0059] 可選地，本實(shí)施例中的FPGA發(fā)送處理單元（4)和FPGA接收處理單元（9)器件型 號(hào)可以采用XC5VLX50T型號(hào)的FPGA器件型。
[0060] 可選地，本實(shí)施例中的發(fā)送時(shí)鐘生成單元7和接收時(shí)鐘生成單元11采用SI5323 及其外圍電路。
[0061] 圖5為本發(fā)明實(shí)施例中解串輸入數(shù)據(jù)穩(wěn)定窗口和采樣時(shí)鐘沿位置的示意圖，描述 了輸入解串器ISERDES26的采樣數(shù)據(jù)的時(shí)序。如圖5所示，T表示數(shù)據(jù)的一個(gè)周期，輸入解 串器ISERDES26在時(shí)鐘的上升沿采樣數(shù)據(jù)。以像素時(shí)鐘為設(shè)計(jì)最高值90MHz為例進(jìn)行說 明：Camera Link串行數(shù)據(jù)速率為630Mbps，T為1.59ns ;Tremk表示數(shù)據(jù)不穩(wěn)定狀態(tài)的時(shí)間間 隔，包括三個(gè)部分：其中Tpj為鎖相環(huán)帶來的抖動(dòng)，最大值0. 179ns ;Tsh是ISERDES的建立和 保持時(shí)間，典型值是〇. 34ns ;1^"表示不同差分對間的固定偏斜，最大值為0. 182ns ;則T,smk =Tpj+Tsh+Tskew = 0. 701ns。表明采樣時(shí)鐘沿需要對齊于圖中寬度為T-Tremk = 1. 59-0. 701 =0. 889ns的Te區(qū)域內(nèi)才能保證正確地采樣數(shù)據(jù)。Te區(qū)域劃分為L(左邊緣）、C(中間）、 R(右邊緣）三個(gè)區(qū)域，理想的采樣點(diǎn)位于T e的中間C區(qū)域，左右邊緣區(qū)域?qū)挾燃s為0. 3ns， 略小于整數(shù)個(gè)ISERDES的單位延遲步長（78psX4 = 0. 312ns)。在處于其他工作頻率時(shí)，Te 區(qū)域的劃分方式與上述過程相似，確保左右邊緣區(qū)域?qū)挾鹊陀诳蛇x的整數(shù)個(gè)ISERDES單位 延遲步長。
[0062] 所述的采樣點(diǎn)延遲控制器28,其原理是根據(jù)檢測解串的數(shù)據(jù)來實(shí)時(shí)地調(diào)整信號(hào)延 遲進(jìn)而得到合適的采樣點(diǎn)。如圖6所示，為本發(fā)明實(shí)施例采用的采樣點(diǎn)搜索和調(diào)節(jié)方法的 實(shí)施流程圖，具體如下：
[0063] (1)復(fù)位后首先檢測判斷解串輸出的數(shù)據(jù)是否正確和穩(wěn)定。Camera Link信號(hào)總線 中有三路信號(hào)是具有關(guān)聯(lián)時(shí)序的同步控制信號(hào)，分別為幀同步信號(hào)FVAL、行同步信號(hào)LVAL 和數(shù)據(jù)有效信號(hào)DVAL，具有如下邏輯關(guān)系：DVAL = FVAL and LVAL。當(dāng)檢測到信號(hào)滿足該 邏輯關(guān)系，并且FVAL具有固定上升沿出現(xiàn)時(shí)即可表明解串?dāng)?shù)據(jù)正確。與一般的發(fā)送訓(xùn)練碼 模式相比，該檢測方式具有實(shí)時(shí)性強(qiáng)的優(yōu)點(diǎn)，可在正常傳輸數(shù)據(jù)時(shí)持續(xù)監(jiān)測解串的結(jié)果。
[0064] (2)當(dāng)檢測解串?dāng)?shù)據(jù)正確，說明采樣時(shí)鐘沿對在Te區(qū)域，狀態(tài)機(jī)跳轉(zhuǎn)直接進(jìn)入精調(diào) 節(jié)狀態(tài)；如果步驟1檢測數(shù)據(jù)有錯(cuò)誤，說明采樣時(shí)鐘沿對在T_ k區(qū)域，進(jìn)入粗調(diào)節(jié)狀態(tài)：將 數(shù)據(jù)減少延遲10個(gè)步長，使采樣時(shí)鐘沿對齊于Te區(qū)域。
[0065] (3)精調(diào)節(jié)模式的目的是將采樣時(shí)鐘沿對齊在?；的中部C區(qū)間。首先將數(shù)據(jù)減少 延遲4個(gè)步長，再跳回檢測狀態(tài)檢測輸出數(shù)據(jù)。因?yàn)?個(gè)步長超過了 R區(qū)間寬度，如果檢測 結(jié)果錯(cuò)誤，說明原來的時(shí)鐘在該步調(diào)節(jié)前沿處于R區(qū)間，因此加上8個(gè)步長就能將時(shí)鐘沿對 在C區(qū)間。如果檢測正確，說明原來的時(shí)鐘沿處于L區(qū)間或已經(jīng)處于C區(qū)間。
[0066] (4)將數(shù)據(jù)增加延遲4個(gè)步長，再進(jìn)行檢測：如果檢測通過，說明采樣時(shí)鐘沿在該 步調(diào)節(jié)前處在C區(qū)間，則減少4個(gè)步長恢復(fù)到C區(qū)間；如果檢測指示錯(cuò)誤，說明采樣時(shí)鐘沿 在該步調(diào)節(jié)前處在L區(qū)間，再將數(shù)據(jù)減少延遲8個(gè)步長可將時(shí)鐘沿對在C區(qū)間。
[0067] (5)完成以上步驟后保證了一般情況下時(shí)鐘沿對齊在C區(qū)間，由于數(shù)據(jù)不穩(wěn)定區(qū) 域T_k是最大估計(jì)，即有采樣時(shí)鐘沿對齊在T_k窗口內(nèi)邊沿時(shí)解串正確，但環(huán)境溫度變化、 電壓波動(dòng)等狀況可能會(huì)出現(xiàn)解串錯(cuò)誤的情況，因此需要回跳至檢測模式繼續(xù)檢測。
[0068] 經(jīng)過上述步驟處理后，Camera Link協(xié)議串并轉(zhuǎn)換模塊將12路LVDS總線信號(hào)轉(zhuǎn) 換為84路并行信號(hào)，并將對應(yīng)于BASE模式的28位信號(hào)送入總線復(fù)用模塊15 ;將對應(yīng)于 Medium和Full模式的56位并行信號(hào)直接送入倍速模塊。
[0069] 所述的UART模塊13將10路460. 8k波特率的串行口信號(hào)進(jìn)行串并轉(zhuǎn)換，單路通 用串行信號(hào)轉(zhuǎn)換為8bit有效數(shù)據(jù)位和lbit校驗(yàn)位共9位并行數(shù)據(jù)。
[0070] 所述的通道標(biāo)識(shí)和緩存模塊14對10個(gè)通道已經(jīng)并行化的串口信號(hào)分別編號(hào)標(biāo)識(shí) 以便于接收端解復(fù)用。標(biāo)識(shí)后10位信號(hào)總線位寬增加為13位，其中高4位是通道標(biāo)識(shí)位。 通道標(biāo)識(shí)和緩存模塊14使用異步FIFO實(shí)現(xiàn)從低頻率串口時(shí)鐘到高頻率像素時(shí)鐘的跨時(shí)鐘 域的緩存操作。對于460. 8k波特率的標(biāo)準(zhǔn)通用串口信號(hào)，包含起始位和停止位，每秒最多 傳輸460. 8k/10 = 46. 08k字節(jié)的并行數(shù)據(jù)。考慮極端情況下當(dāng)圖像數(shù)據(jù)有效（FVAL為高） 時(shí)也持續(xù)收到10路通用串行數(shù)據(jù)，由于需要優(yōu)先傳輸實(shí)時(shí)性要求更高的視頻信號(hào)，所以每 路串行信號(hào)的緩存單元的異步FIFO深度需要大于一幀圖像時(shí)間（1.5ms)的串口數(shù)據(jù)量，因 此通道標(biāo)識(shí)和緩存模塊14中的異步FIFO的深度為[1. 5八1/46. 08)] = 70字節(jié)。FIFO的 讀取數(shù)據(jù)率（像素時(shí)鐘頻率為80MHz)與寫入串口數(shù)據(jù)率之比為[80M/46. 08k] = 1736 > 70X10 = 700,表明10路FIFO緩存的共700組數(shù)據(jù)以80MHz的頻率能夠在一個(gè)串口時(shí)鐘 周期內(nèi)發(fā)送完畢，所以不用考慮依次讀取不同通道串口數(shù)據(jù)帶來的附加FIFO緩存深度，即 FIFO深度選擇大于70的整數(shù)值即可。
[0071] 工程實(shí)際使用的視頻圖像采集設(shè)備在處于最高幀頻和最大分辨率工作狀態(tài)下時(shí) 圖像信號(hào)的帶寬為6. 4Gbps，低于光纖傳輸裝置的帶寬L 56Gbps ;且并行圖像信號(hào)總線的 數(shù)據(jù)僅在幀同步信號(hào)FVAL為高電平時(shí)才為有效，F(xiàn)VAL脈寬為1.5ms，兩幀間的無效數(shù)據(jù)窗 口寬度約為〇. 8ms，均表明并行總線有余量進(jìn)行其余低速信號(hào)的傳輸。
[0072] 圖7為本發(fā)明實(shí)施例中倍速模塊將兩路低速數(shù)據(jù)合并為單路倍速數(shù)據(jù)的時(shí)序圖。 倍速模塊將低速隨路時(shí)鐘CLK二倍頻并正移相位90度得到倍速時(shí)鐘CLK2X，在單個(gè)低速時(shí) 鐘周期內(nèi)用倍速時(shí)鐘依次采集第一路低速數(shù)據(jù)和第二路低速數(shù)據(jù)各一位得到倍速數(shù)據(jù)，據(jù) 此循環(huán)操作后兩路低速的數(shù)據(jù)就合成為一路高速的數(shù)據(jù)，實(shí)現(xiàn)了輸出總線位寬減半，傳輸 頻率提高一倍。倍速時(shí)鐘的90度移相為采集低速數(shù)據(jù)留下了足夠的寄存器保持時(shí)間余量， 保證了在采樣時(shí)兩路低速數(shù)據(jù)已經(jīng)穩(wěn)定。倍速后的信號(hào)經(jīng)過GTP收發(fā)器的用戶時(shí)鐘同步后 送入第一 GTP模塊17。
[0073] 所述的第一 GTP模塊17是FPGA內(nèi)的可編程高速收發(fā)器硬核，具有配置靈活和電 磁兼容性好等優(yōu)點(diǎn)。第一 GTP模塊17完成對并行數(shù)據(jù)信號(hào)的編碼、串化、倍頻，將三組混合 格式并行數(shù)據(jù)信號(hào)轉(zhuǎn)換為三路CML電平的高速串行信號(hào)發(fā)送到電光轉(zhuǎn)換單元6。實(shí)際使用 中視頻圖像采集設(shè)備像素時(shí)鐘為80MHz，工作模式為FULL，倍速因子為2,經(jīng)8B10B編碼后 端口擴(kuò)展為20,則單路串行信號(hào)速率達(dá)到80MHz X 2X20 = 3. 2Gbps。電光轉(zhuǎn)換單元6三組 SFP將三路CML電平的串行電信號(hào)轉(zhuǎn)換為三路光信號(hào)，通過單模光纖發(fā)送到混合信號(hào)光纖 傳輸接收電路板。SI5323將像素時(shí)鐘濾除抖動(dòng)后提供給第一 GTP模塊17,保證其內(nèi)部的時(shí) 鐘數(shù)據(jù)恢復(fù)單元具備低于抖動(dòng)容限的參考時(shí)鐘。由于第一 GTP模塊17生成的用戶時(shí)鐘和 像素時(shí)鐘是同源時(shí)鐘，不存在非同源時(shí)鐘的微小頻差問題，在將總線信號(hào)輸入至高速收發(fā) 器時(shí)只需要通過簡單的同步，避免了復(fù)雜的異步緩存操作和附加的信號(hào)延遲。
[0074] 如圖1所示，混合信號(hào)光纖傳輸裝置接收端3包括第二接插件組8、電光轉(zhuǎn)換單元 10和接收時(shí)鐘生成單元11 :其中第二接插件組8由兩只MDR26接插件和10只串口接插件 組成；電光轉(zhuǎn)換單元10由三組SFP光收發(fā)器組成；接收時(shí)鐘生成單元11由一片SI5323及 其外圍電路組成。
[0075] 所述的接收端3是發(fā)送端1的逆向過程，即將光信號(hào)恢復(fù)還原為LVDS格式Camera Link視頻信號(hào)和10路串口電信號(hào)。電光轉(zhuǎn)換單元10將通過光纖輸入的光信號(hào)轉(zhuǎn)換為三路 CML格式的高速串行信號(hào)并輸入至FPGA接收處理單元9。FPGA接收處理單元9將三路高速 串行信號(hào)處理后還原為15路（12路數(shù)據(jù)和3路時(shí)鐘）LVDS電平Camera Link視頻信號(hào)和 10路串口信號(hào)，通過第二接插件組8發(fā)送至下級(jí)。接收時(shí)鐘生成單元11由一片SI5323通 過獨(dú)立的晶體時(shí)鐘源生成低抖動(dòng)時(shí)鐘提供給高速收發(fā)器作參考時(shí)鐘。
[0076] 如圖2所示，所述的FPGA接收處理單元9包括Camera Link協(xié)議并串轉(zhuǎn)換模塊18、 第二UAR T模塊19、總線解復(fù)用模塊20、降速模塊21、第二GTP模塊22。第二GTP模塊22 將CML格式的高速串行信號(hào)轉(zhuǎn)換為三組16位GTP并行數(shù)據(jù)流，隨后通過降速模塊21將三 組14位（GTP輸出的16位中含2個(gè)冗余位）的并行數(shù)據(jù)流傳輸速率（隨路時(shí)鐘頻率）減 半且端口數(shù)加倍，恢復(fù)為三組28位像素時(shí)鐘同步的并行數(shù)據(jù)。
[0077] 圖8為本發(fā)明實(shí)施例中總線復(fù)用模塊15的結(jié)構(gòu)示意圖。如圖8所示，總線復(fù)用 模塊15包含總線復(fù)用控制器32和多路選擇器33。圖8描述了總線復(fù)用模塊15的功能單 元、信號(hào)流向和復(fù)用時(shí)序?？偩€復(fù)用控制器32控制多路選擇器33,完成圖像數(shù)據(jù)和多通道 串口數(shù)據(jù)對傳輸總線的時(shí)分復(fù)用。復(fù)用的具體過程如下：復(fù)用控制器檢測幀同步信號(hào)FVAL 的狀態(tài)：FVAL處于高電平時(shí)通過多路選擇器將總線切換至發(fā)送圖像數(shù)據(jù)；處于低電平時(shí)則 切換至發(fā)送串口數(shù)據(jù)流。在發(fā)送串口數(shù)據(jù)時(shí)，總線復(fù)用控制器循環(huán)檢測自通道標(biāo)識(shí)和緩存 模塊14輸入的10路緩存準(zhǔn)備信號(hào)，發(fā)現(xiàn)緩存準(zhǔn)備信號(hào)有效時(shí)就將輸出總線切換到該通道 發(fā)送串口數(shù)據(jù)。由于圖像數(shù)據(jù)不會(huì)出現(xiàn)FVAL無效同時(shí)LVAL有效的情況即{FVAL，LVAL}= " 01"，因此將串口數(shù)據(jù)流對應(yīng)圖像數(shù)據(jù)流的FVAL和LVAL位增加兩位流標(biāo)識(shí)位且賦值" 01"， 這樣接收端通過檢測流標(biāo)識(shí)位就能夠區(qū)分圖像數(shù)據(jù)和串口數(shù)據(jù)。標(biāo)識(shí)處理后串口數(shù)據(jù)流位 寬共計(jì)15位，與28位圖像數(shù)據(jù)的低13位和FVAL(第25位）、LVAL(第26位）復(fù)用，傳輸 串口數(shù)據(jù)時(shí)冗余位設(shè)置為0。復(fù)用后的28位總線信號(hào)輸入至倍速模塊16。
[0078] 本實(shí)施例中的總線復(fù)用模塊15內(nèi)的總線復(fù)用控制器32用于控制多路選擇器33 完成數(shù)據(jù)總線的時(shí)分復(fù)用；總線復(fù)用控制器32檢測視頻圖像幀同步信號(hào)有效狀態(tài)，當(dāng)圖像 幀同步信號(hào)有效的時(shí)候優(yōu)先傳輸視頻圖像數(shù)據(jù)；當(dāng)幀同步信號(hào)無效時(shí)利用幀間無效數(shù)據(jù)的 時(shí)隙傳輸多路低速的通用串口數(shù)據(jù)，總線復(fù)用控制器32循環(huán)檢測每路串口數(shù)據(jù)的準(zhǔn)備狀 態(tài)，實(shí)時(shí)控制總線傳輸緩存準(zhǔn)備完成的串口通道數(shù)據(jù)。
[0079] 可選地，本實(shí)施例中的倍速模塊16采用FPGA發(fā)送處理單元（4)內(nèi)的數(shù)字時(shí)鐘管 理單元將28路并行數(shù)據(jù)隨路時(shí)鐘2倍頻并延遲相位得到倍速后數(shù)據(jù)總線的隨路同步時(shí)鐘； 然后通過在單個(gè)慢時(shí)鐘周期內(nèi)用倍頻時(shí)鐘交替讀取兩路數(shù)據(jù)的方式將28路數(shù)據(jù)總線合并 為14路數(shù)據(jù)總線。
[0080] 具體地，本實(shí)施例中的倍速模塊16將并行數(shù)據(jù)總線速率提高一倍（即隨路時(shí)鐘頻 率提高一倍）；總線位寬縮小一半。單組28路的視頻總線經(jīng)過倍速模塊16處理后位寬縮 短為14路，能夠匹配GTP模塊有限的端口位寬（單個(gè)GTP最大位寬16位）并且有效利用 了 FPGA的高頻處理特性。三組28路并行總線信號(hào)經(jīng)過倍速模塊后轉(zhuǎn)換為三組14路并行 總線信號(hào)；隨路的像素時(shí)鐘頻率加倍。
[0081] 圖9為本發(fā)明實(shí)施例中總線解復(fù)用模塊20的結(jié)構(gòu)示意圖。如圖9所示，總線解復(fù) 用模塊20包括解復(fù)用控制器34和分路選擇器35 :解復(fù)用控制器檢測第一組28位并行總 線信號(hào)中的流標(biāo)識(shí)位，實(shí)時(shí)區(qū)分圖像信號(hào)和并行化的通用串行信號(hào)的復(fù)用窗口，并完成解 復(fù)用操作，將圖像信號(hào)和并行化的通用串行信號(hào)分別輸入至Camera Link并串協(xié)議轉(zhuǎn)換模 塊18和第二UART19模塊；在串口數(shù)據(jù)傳輸解復(fù)用時(shí)檢測串口通道標(biāo)識(shí)位，通過分路選擇器 將數(shù)據(jù)送入第二UART19模塊內(nèi)的各通用串行收發(fā)器。第二UART模塊19將數(shù)據(jù)轉(zhuǎn)換為標(biāo) 準(zhǔn)的460. 8k波特率通用串行信號(hào)通過10 口輸出至第二接插件組8。本實(shí)施例中的總線解 復(fù)用模塊20內(nèi)的總線解復(fù)用控制器34用于檢測輸入并行信號(hào)總線中的流標(biāo)識(shí)位，判斷圖 像信號(hào)和通用串行信號(hào)的復(fù)用窗口，完成圖像信號(hào)流和串行信號(hào)流的分路操作；在通用串 行信號(hào)解復(fù)用時(shí)檢測通道標(biāo)識(shí)位，通過分路選擇器35將數(shù)據(jù)切換送入各串行信號(hào)通道。 [〇〇82] 最后應(yīng)說明的是：以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡 管參照前述實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其依然 可以對前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對其中部分技術(shù)特征進(jìn)行等同替 換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精 神和范圍。
【權(quán)利要求】
1. 一種混合格式信號(hào)光纖傳輸裝置，其特征在于：包括發(fā)送端（1)、光纖通道（2)和接 收端（3);所述發(fā)送端（1)包括FPGA發(fā)送處理單元（4)、第一接插件組（5)、光電轉(zhuǎn)換單元 (6)和發(fā)送時(shí)鐘生成單元（7);所述光纖通道（2)包括三組單模光纖，所述光纖通道（2)連 接所述發(fā)送端（1)和所述接收端（3);所述接收端（2)包括第二接插件組（8)、FPGA接收處 理單元（9)、電光轉(zhuǎn)換單元（10)和接收時(shí)鐘生成單元（11); 所述FPGA發(fā)送處理單元（4)分別與所述第一接插件組（5)和所述光電轉(zhuǎn)換單元（6) 連接；所述FPGA發(fā)送處理單元（4)用于接收來自所述第一接插件組（5)的12路LVDS電平 Camera Link格式視頻圖像信號(hào)和10路通用串行信號(hào)并將接收的信號(hào)轉(zhuǎn)換為三路CML電平 的高速串行信號(hào)，送入所述光電轉(zhuǎn)換單元（6)的三組SFP光收發(fā)器；所述光電轉(zhuǎn)換單元（6) 用于將電信號(hào)轉(zhuǎn)換為光信號(hào)通過所述光纖通道（2)發(fā)送到所述接收端（3);所述發(fā)送時(shí)鐘 生成單元（7)分別與所述第一接插件組（5)和所述FPGA發(fā)送處理單元（4)連接，所述發(fā)送 時(shí)鐘生成單元（7)用于接收來自所述第一接插件組（5)的1路LVDS像素時(shí)鐘信號(hào)，經(jīng)過消 除抖動(dòng)處理將時(shí)鐘提供給所述FPGA發(fā)送處理單元（4); 所述FPGA接收處理單元（9)分別與所述光纖通道（2)和所述電光轉(zhuǎn)換單元（10)連 接；所述電光轉(zhuǎn)換單元（10)內(nèi)的三組SFP光收發(fā)器用于將所述光纖通道（2)傳來的三路光 信號(hào)轉(zhuǎn)換為三路CML格式的高速串行信號(hào)后輸入至所述FPGA接收處理單元（9);所述FPGA 接收處理單元（9)用于將三路高速串行信號(hào)處理并恢復(fù)為12路LVDS電平Camera Link視 頻信號(hào)、3路LVDS隨路時(shí)鐘信號(hào)和10路串口信號(hào)通過所述第二接插件組（8)發(fā)送至下級(jí)； 所述接收時(shí)鐘生成單元（11)與所述FPGA接收處理單元（9)連接，所述接收時(shí)鐘生成單元 (11)用于生成參考時(shí)鐘并提供給所述FPGA接收處理單元（9)。
2. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述FPGA發(fā)送處理單元（4)包括Camera Link協(xié)議串并轉(zhuǎn)換模塊（12)、第一 UART模塊（13)、通道標(biāo)識(shí)和緩存模塊（14)、總線復(fù)用 模塊（15)、倍速模塊（16)和第一 GTP模塊（17);所述FPGA接收處理單元（9)包括Camera Link協(xié)議并串轉(zhuǎn)換模塊（18)、第二UART模塊（19)、總線解復(fù)用模塊（20)、降速模塊（21) 和第二GTP模塊（22)。
3. 根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述Camera Link協(xié)議串并轉(zhuǎn)換模塊（12) 具體用于將12路的Camera Link協(xié)議LVDS電平圖像信號(hào)以1:7的比例轉(zhuǎn)換為84路LVTTL 電平并行信號(hào)；所述Camera Link協(xié)議并串轉(zhuǎn)換模塊（18)具體用于將84路LVTTL電平并 行信號(hào)以7:1的比例轉(zhuǎn)換為12路Camera Link協(xié)議LVDS電平總線信號(hào)。
4. 根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述Camera Link協(xié)議串并轉(zhuǎn)換模塊（12) 包括輸入差分轉(zhuǎn)單端時(shí)鐘緩沖器IBUFGDS(23)、輸入差分轉(zhuǎn)單端緩沖器IBUFDS(24)、延遲 器IODLY(25)、輸入解串器ISERDES(26)、鎖相環(huán)PLL(27)和采樣點(diǎn)延遲控制器（28);所述 輸入差分轉(zhuǎn)單端緩沖器IBUFDS(23)用于將差分?jǐn)?shù)據(jù)信號(hào)轉(zhuǎn)換為單端信號(hào)經(jīng)過所述延遲線 IODLY(25)輸入至所述解串器ISERDES(26);所述輸入差分轉(zhuǎn)單端時(shí)鐘緩沖器IBUFDS(23) 用于將差分像素時(shí)鐘信號(hào)轉(zhuǎn)換為單端像素時(shí)鐘信號(hào)送入所述鎖相環(huán)PLL(27);所述鎖相環(huán) PLL(27)用于生成7倍頻高速采樣時(shí)鐘，并將其與像素時(shí)鐘相位對齊后送入所述輸入解串 器ISERDES(26);所述輸入解串器ISERDES(26)用于完成信號(hào)的1:7解串后輸出并行數(shù)據(jù)； 采樣點(diǎn)延遲控制器（28)執(zhí)行采樣點(diǎn)搜索和調(diào)節(jié)方法，完成數(shù)據(jù)通道的延遲調(diào)節(jié)。
5. 根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述采樣點(diǎn)延遲控制器（28)用于在劃分 單周期信號(hào)的狀態(tài)區(qū)間，通過調(diào)節(jié)數(shù)據(jù)通道的延遲和檢測解串后的結(jié)果，自動(dòng)搜尋合適的 采樣位置，將高速采樣時(shí)鐘的采樣沿與數(shù)據(jù)的理想采樣區(qū)間對齊，保證采樣時(shí)滿足寄存器 的建立和保持時(shí)間；所述采樣點(diǎn)延遲控制器（28)具體實(shí)現(xiàn)采樣點(diǎn)搜索和調(diào)節(jié)的處理過程 包括：計(jì)算確定周期數(shù)據(jù)的穩(wěn)定區(qū)域和不穩(wěn)定區(qū)域，并將穩(wěn)定區(qū)域依據(jù)片內(nèi)延遲器資源的 最小步長劃分為三個(gè)區(qū)間，并確定理想采樣區(qū)間；復(fù)位后檢測解串輸出的數(shù)據(jù)，判斷采樣時(shí) 鐘沿所處位置并選擇進(jìn)入粗調(diào)節(jié)模式或精調(diào)節(jié)模式；粗調(diào)節(jié)模式通過調(diào)節(jié)數(shù)據(jù)通路延遲， 使采樣時(shí)鐘沿對在數(shù)據(jù)的穩(wěn)定區(qū)域；粗調(diào)節(jié)完成后進(jìn)入精調(diào)節(jié)模式；精調(diào)節(jié)模式通過增加 和減少延遲判斷采樣點(diǎn)處于穩(wěn)定區(qū)域的何種區(qū)間，并分別作出相應(yīng)的延遲調(diào)節(jié)，使采樣時(shí) 鐘沿對齊穩(wěn)定區(qū)域中部的理想采樣區(qū)間；精調(diào)節(jié)完成后繼續(xù)監(jiān)測解串?dāng)?shù)據(jù)的結(jié)果并重復(fù)上 述過程，實(shí)時(shí)調(diào)節(jié)采樣點(diǎn)位置。
6. 根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述Camera Link協(xié)議并串轉(zhuǎn)換模塊（18) 包括輸出單端轉(zhuǎn)差分緩沖器〇BUFDS(29)、輸出串化器0SERDES(30)和鎖相環(huán)PLL(31);所述 總線解復(fù)用模塊（20)和所述降速模塊（21)分別將還原后的Camera Link并行圖像數(shù)據(jù)和 低速隨路時(shí)鐘送入所述輸出串化器0SERDES(30);所述鎖相環(huán)PLL(31)用于生成7倍頻高 速時(shí)鐘送入所述輸出串化器0SERDES(30);所述輸出串化器0SERDES(30)用于將并行信號(hào) 按7:1比例串行化送入所述輸出單端轉(zhuǎn)差分緩沖器OBUFDS (29);所述輸出單端轉(zhuǎn)差分緩沖 器OBUFDS(29)用于將像素時(shí)鐘信號(hào)和串化后的Camera Link圖像信號(hào)由單端電平轉(zhuǎn)換為 LVDS差分電平輸出。
7. 根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述總線復(fù)用模塊（15)內(nèi)的總線復(fù)用控 制器用于控制多路選擇器完成數(shù)據(jù)總線的時(shí)分復(fù)用；所述總線復(fù)用控制器檢測視頻圖像幀 同步信號(hào)有效狀態(tài)，當(dāng)圖像幀同步信號(hào)有效的時(shí)候優(yōu)先傳輸視頻圖像數(shù)據(jù)；當(dāng)幀同步信號(hào) 無效時(shí)利用幀間無效數(shù)據(jù)的時(shí)隙傳輸多路低速的通用串口數(shù)據(jù)，所述總線復(fù)用控制器循環(huán) 檢測每路串口數(shù)據(jù)的準(zhǔn)備狀態(tài)，實(shí)時(shí)控制總線傳輸緩存準(zhǔn)備完成的串口通道數(shù)據(jù)； 所述總線解復(fù)用模塊（20)內(nèi)的總線解復(fù)用控制器用于檢測輸入并行信號(hào)總線中的流 標(biāo)識(shí)位，判斷圖像信號(hào)和通用串行信號(hào)的復(fù)用窗口，完成圖像信號(hào)流和串行信號(hào)流的分路 操作；在通用串行信號(hào)解復(fù)用時(shí)檢測通道標(biāo)識(shí)位，通過分路選擇器將數(shù)據(jù)切換送入各串行 信號(hào)通道。
8. 根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述倍速模塊（16)采用FPGA發(fā)送處理單 元（4)內(nèi)置的數(shù)字時(shí)鐘管理單元硬核將28路并行數(shù)據(jù)隨路時(shí)鐘2倍頻并延遲相位得到倍 速后數(shù)據(jù)總線的隨路同步時(shí)鐘；然后通過在單個(gè)慢時(shí)鐘周期內(nèi)用倍頻時(shí)鐘交替讀取兩路數(shù) 據(jù)的方式將28路數(shù)據(jù)總線合并為14路數(shù)據(jù)總線。
9. 根據(jù)權(quán)利要求1-8任一所述的裝置，其特征在于，所述的FPGA發(fā)送處理單元（4)和 FPGA接收處理單元（9)的器件型號(hào)為XC5VLX50T。
10. 根據(jù)權(quán)利要求1-8任一所述的裝置，其特征在于，所述發(fā)送時(shí)鐘生成單元（7)和所 述接收時(shí)鐘生成單元（11)采用SI5323及其外圍電路。
【文檔編號(hào)】H04B10/25GK104113740SQ201410364473
【公開日】2014年10月22日 申請日期:2014年7月28日 優(yōu)先權(quán)日:2014年7月28日
【發(fā)明者】曾瀚, 周國忠, 杜升平, 安濤 申請人:中國科學(xué)院光電技術(shù)研究所