一種td-lte網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法
【專利摘要】本發(fā)明提出了一種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法。本發(fā)明可以充分利用現(xiàn)有網(wǎng)絡(luò)優(yōu)化設(shè)備的硬件（主要是FPGA和CPU）來完成與基站同步。近端根據(jù)輸入信號產(chǎn)生同步開關(guān)信號，并將開關(guān)信號發(fā)送至每個遠端；遠端根據(jù)開關(guān)信號控制射頻開關(guān)實現(xiàn)上下行切換。由于CPU不是專用的信號處理芯片，在進行大量數(shù)據(jù)處理時延時較大（計算一次SSS耗時在秒級），而LTE半幀長度為5ms，不能做到實時處理，本方法采用異步計算的方法，降低了對實時性的要求。這樣，本發(fā)明對CPU的實時性要求不高，不需要外接GPS模塊和modem，使設(shè)備成本降低，結(jié)構(gòu)更加緊湊。
【專利說明】—種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法
[0001]
【技術(shù)領(lǐng)域】
[0002]本發(fā)明屬于通信【技術(shù)領(lǐng)域】，特別涉及一種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法?！颈尘凹夹g(shù)】
[0003]TD-LTE制式是時分雙工模式，上下行共用同一頻段，因此，TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備要正常工作，首先必須從基站信號中獲取同步信息，完成時鐘和幀信號同步后，對上下行信號進行準確開關(guān)，保證上下行信號能完整通過網(wǎng)絡(luò)優(yōu)化設(shè)備進行放大。
[0004]目前TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步方式主要有兩種:GPS同步和解調(diào)同步，采用GPS同步方法，首先增加了系統(tǒng)成本，特別是LTE的modem目前價格比較貴；采用現(xiàn)有技術(shù)最終形成產(chǎn)品時，GPS或是modem都需要放置在機箱內(nèi)，這樣會增加機箱尺寸，以及增加供電、射頻耦合連線，結(jié)構(gòu)不緊湊。其次，網(wǎng)絡(luò)優(yōu)化設(shè)備的安裝位置必須滿足GPS能夠正常同步的要求，這樣在某些室內(nèi)覆蓋的場景就無法應(yīng)用，在某些惡劣條件下當GPS無法接收到信號時也會導(dǎo)致設(shè)備無法工作；解調(diào)同步的方法主要是采用帶有TD-LTE基帶處理芯片的modem實現(xiàn)，modem耦合一部分輸入信號完成同步后，直接輸出開關(guān)信號供設(shè)備使用。目前現(xiàn)有TD-LTE基帶芯片成本較高，同樣增加了系統(tǒng)成本。

【發(fā)明內(nèi)容】

[0005]針對【背景技術(shù)】存在的問題，本發(fā)明提出了一種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法。利用該方法，可以充分利用現(xiàn)有網(wǎng)絡(luò)優(yōu)化設(shè)備的硬件(主要是FPGA和CPU)，來完成與基站同步。由于CPU不是專用的信號處理芯片，在進行大量數(shù)據(jù)處理時延時較大(計算一次SSS耗時在秒級)，而LTE半幀長度為5ms，不能做到實時處理，本方法采用異步計算的方法，降低了對實時性的要求。這樣，系統(tǒng)成本降低，結(jié)構(gòu)更加緊湊，本發(fā)明不需要增加其他硬件，因此相比現(xiàn)有技術(shù)而言，本發(fā)明成本降低；本發(fā)明不需要GPS或是modem，機箱內(nèi)只需要給單盤供電即可，因此結(jié)構(gòu)可以做的很緊湊。
[0006]本發(fā)明解決上述技術(shù)問題采用的技術(shù)方案是:
步驟1、近端接入單元(以下簡稱近端)FPGA對AD采集到的數(shù)字中頻信號進行下變頻操作，將采樣速率由122.88M降低至1.92M，頻率搬移到零頻；
步驟2、近端FPGA將步驟1產(chǎn)生的下變頻數(shù)據(jù)與存儲在FPGA內(nèi)部的3組ZC序列分別進行相關(guān)運算，得到3組相關(guān)計算值；找出其中最大相關(guān)值對應(yīng)的索引，即可確定5ms幀中PSS位置,得到5ms幀頭指示；
步驟3、近端FPGA根據(jù)PSS的位置找到同一半幀中SSS數(shù)據(jù)在時域上的起始和結(jié)束點，將SSS數(shù)據(jù)存儲在RAM中，同時也存儲相同半幀中的PSS數(shù)據(jù)，存儲完完整的SSS和PSS數(shù)據(jù)后，通知CPU進行讀取；并假定該PSS所在的半幀為前半幀，按照該假定得到半幀指示；步驟4、CPU對接收到的數(shù)據(jù)進行CP判定，獲取CP長度，計算小數(shù)倍和整數(shù)倍頻率偏差，并進行頻偏校正；通過PSS進行信道估計并進行信道補償，判斷出當前SSS屬于前5ms還是后5ms，將結(jié)果告知FPGA，如果計算結(jié)果為前半幀，則假定正確，半幀指示不變；如果計算結(jié)果為后半幀，則假定錯誤，，半幀指示取反；根據(jù)5ms幀頭指示和半幀指示，得到IOms中貞頭指不;
步驟5、近端FPGA根據(jù)CPU設(shè)置的上下行子幀切換點配置和IOms幀頭指示得到開關(guān)信號，將開關(guān)信號實時映射到CPRI幀中傳遞給遠端射頻單元，到遠端射頻單元后再恢復(fù)出開關(guān)信號，遠端射頻單元收到開關(guān)信號后再做時延調(diào)整，用于補償上變頻操作引入的時延，得到最終用于控制射頻開關(guān)的開關(guān)信號；
步驟6、重復(fù)步驟1-5，不停刷新同步狀態(tài)，確保本地開關(guān)信號能夠及時跟蹤輸入信號的變化。
[0007]所述步驟I具體過程如下，
FPGA將AD采集的數(shù)字中頻信號進行混頻、濾波和4倍抽取，再分成2路，一路送至CPRI成幀模塊進行IQ信號映射，一路送至FPGA內(nèi)部同步模塊；
FPGA內(nèi)部的同步模塊對數(shù)據(jù)進行16倍抽取和濾波，得到碼片速率為1.92M的零頻數(shù)據(jù)，將頻域中心的6個RB的數(shù)據(jù)取出；
所述步驟4包括以下步驟，
步驟4.1、CPU讀取步驟3中FPGA存儲的SSS和PSS數(shù)據(jù)，并將其緩存在CPU外接的SDRAM中，然后CPU分別按照常規(guī)和擴展兩種情況對應(yīng)的數(shù)據(jù)長度，取出CP數(shù)據(jù)和對應(yīng)的SSS數(shù)據(jù)中CP復(fù)制數(shù)據(jù)；分別計算兩種情況下，CP與該OFDM符號內(nèi)CP復(fù)制部分的相關(guān)值與CP復(fù)制部分能量的比值，比較兩種情況下的比值的大小，比值較大者為當前CP模式；步驟4.2、CPU計算小數(shù)倍頻偏和整數(shù)倍頻偏，并進行頻偏校正；
步驟4.3、CPU根據(jù)接收到的PSS數(shù)據(jù)與本地生成的PSS數(shù)據(jù)計算出信道頻率響應(yīng)，根據(jù)該頻率響應(yīng)對SSS數(shù)據(jù)進行信道補償；
步驟4.4、CPU對步驟4.3產(chǎn)生的數(shù)據(jù)進行計算，確定當前幀是屬于前半幀還是后半
幀；
步驟4.5、CPU將步驟4.4的計算結(jié)果傳遞給FPGA，假設(shè)計算結(jié)果為前半幀，說明FPGA假設(shè)正確，半幀指示不變；假設(shè)計算結(jié)果為后半幀，說明FPGA假設(shè)錯誤，半幀指示取反，根據(jù)5ms巾貞頭和半巾貞指示確定IOms巾貞頭指示。
[0008]所述步驟5包括以下步驟，
步驟5.UFPGA根據(jù)CPU上層設(shè)置的上下行子幀切換點配置和IOms幀頭指示得到開關(guān)信號，此時計算出的開關(guān)信號與IQ信號之間有一定的時間差，補償時間差后送至CPRI成幀模塊，即送至CPRI模塊的IQ數(shù)據(jù)與開關(guān)信號是對齊的；
步驟5.2、FPGA在CPRI的每個基幀的控制字中取Ibit放置步驟5.1產(chǎn)生的同步信號；步驟5.3、遠端將CPRI基幀中的同步信號和IQ信號取出，IQ信號送入DUC，完成插值濾波操作后通過DA和射頻模塊還原成射頻信號，同步信號則補償信號處理的時延差后送至射頻模塊的開關(guān)芯片，使射頻信號和開關(guān)信號同步切換。
[0009]所述步驟4.2中的頻率校正包括對小數(shù)倍頻偏進行頻率校正和對整數(shù)倍頻偏進行頻率校正；具體過程如下，
CPU計算步驟5中當前CP模式對應(yīng)的比值的相角，即可得到小數(shù)倍頻偏，根據(jù)計算出的小數(shù)倍頻偏對數(shù)據(jù)進行頻率校正；
CPU將SSS數(shù)據(jù)進行FFT和去零操作，得到頻率序列，將本地ZC序列分別移動_2，-1,O，I和2個周期，再分別與頻率序列做相關(guān)運算，這樣即得到5組相關(guān)運算結(jié)果，結(jié)果最大者對應(yīng)的值乘以15k即為整數(shù)倍頻偏，CPU根據(jù)計算出的整數(shù)倍頻偏進行頻率校正。
[0010]與現(xiàn)有技術(shù)相比，本發(fā)明具有的優(yōu)點和有益效果::本發(fā)明發(fā)明與現(xiàn)有技術(shù)相比，不需要增加GPS模塊或是LTE modem,充分利用現(xiàn)有網(wǎng)絡(luò)優(yōu)化設(shè)備的硬件來實現(xiàn)與基站的同步，具有成本低，結(jié)構(gòu)緊湊的優(yōu)點；本發(fā)明采用異步計算的方法，降低了對實時性的要求；本發(fā)明不需要增加其他硬件，因此相比現(xiàn)有技術(shù)而言，本發(fā)明成本降低；本發(fā)明不需要GPS或是modem，機箱內(nèi)只需要給單盤供電即可，因此結(jié)構(gòu)可以做的很緊湊。
【專利附圖】

【附圖說明】 [0011]圖1是現(xiàn)有技術(shù)中標準的TD-LTE幀格式；
圖2是本發(fā)明一種典型的實施例(圖中只畫出了下行鏈路)；
圖3是根據(jù)CPU計算結(jié)果對幀信號進行調(diào)整的示意圖；
圖4是本發(fā)明的流程圖。
【具體實施方式】
[0012]下面結(jié)合實施例及附圖對本發(fā)明作進一步詳細的描述，但本發(fā)明的實施方式不限于此。
[0013]如圖2所示，本發(fā)明實施例實現(xiàn)的硬件包括近端接入單元(近端)和遠端射頻單元(遠端)，在下行鏈路上，近端接入單元包括AD轉(zhuǎn)換單元(AD )、近端FPGA、CPU ；近端FPGA包括DDC模塊、同步模塊、近端CPRI成幀模塊、近端時延調(diào)整模塊；遠端射頻單元包括遠端FPGA、DA轉(zhuǎn)換模塊、射頻模塊；遠端FPGA包括遠端CPRI解幀模塊、遠端時延調(diào)整模塊、DUC模塊；
DDC模塊的輸入端與AD轉(zhuǎn)換單元的輸出端連接、DDC模塊的輸出端分別與同步模塊的輸入端、近端CPRI成幀模塊的輸入端連接；同步模塊與CPU雙向連接；同步模塊的輸出端與近端時延調(diào)整模塊的輸入端連接，近端時延調(diào)整模塊的輸出端與近端CPRI成幀模塊的輸入端連接，近端CPRI成幀模塊與遠端CPRI解幀模塊雙向連接，遠端CPRI解幀模塊的輸出端分別與遠端時延調(diào)整模塊的輸入端、DUC模塊的輸入端連接，DUC模塊的輸出端、遠端時延調(diào)整模塊的輸出端分別與DA轉(zhuǎn)換模塊的輸入端、射頻模塊的輸入端連接，DA轉(zhuǎn)換模塊的輸出端與射頻模塊的輸入端連接。
[0014]如圖4所示，本發(fā)明所述的一種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法，包括以下步驟:
步驟1、FPGA將AD采集的數(shù)字中頻信號進行混頻、濾波和4倍抽取，再分成2路，一路送至CPRI成幀模塊進行IQ信號映射，一路送至同步模塊；
步驟2、FPGA內(nèi)部同步模塊對數(shù)據(jù)進行16倍抽取和濾波，最終得到碼片速率為1.92M的零頻數(shù)據(jù)，將LTE頻域中心的6個RB的數(shù)據(jù)取出；
步驟3、FPGA將步驟2中的零頻數(shù)據(jù)與本地生成的3組ZC序列進行相關(guān)運算，找到相關(guān)值最大的組，確定出PSS的位置；相關(guān)運算采用分段算法，在頻偏和信噪比較差時可以保證同步的可靠性；通過PSS位置可以確定5ms幀頭； 步驟4、FPGA根據(jù)5ms幀脈沖，產(chǎn)生半幀指示，O表示前半幀，I表示后半幀；初始時的半幀指示是假定的，在每個5ms幀頭脈沖到來時半幀指示翻轉(zhuǎn)；根據(jù)PSS的位置，找出假定的前半幀中SSS在時域上對應(yīng)的數(shù)據(jù)，并將其存儲在RAM中，同時也存儲相同半幀中的PSS數(shù)據(jù)；由于LTE幀的cp有常規(guī)和擴展兩種情況，在未知的情況下按照最大數(shù)據(jù)量進行存儲，存儲完完整的SSS和PSS數(shù)據(jù)后，通知CPU進行讀?。?br> 步驟5、CPU讀取步驟4中FPGA存儲的SSS和PSS數(shù)據(jù)，并將其緩存在CPU外接的SDRAM中；然后CPU分別按照常規(guī)和擴展兩種情況對應(yīng)的數(shù)據(jù)長度，取出CP數(shù)據(jù)和對應(yīng)的SSS數(shù)據(jù)中CP復(fù)制數(shù)據(jù)；分別計算兩種情況下，CP與該OFDM符號內(nèi)CP復(fù)制部分的相關(guān)值與CP復(fù)制部分能量的比值，比較兩種情況下的比值的大小，比值較大者為當前CP模式；
步驟6、CPU計算步驟5中當前CP模式對應(yīng)的比值的相角，即可得到小數(shù)倍頻偏，根據(jù)計算出的小數(shù)倍頻偏對數(shù)據(jù)進行頻率校正；
步驟7、CPU將SSS數(shù)據(jù)進行FFT和去零操作，得到頻率序列；將本地ZC序列分別移動-2，-1,0,1和2個周期，再分別與頻率序列做相關(guān)運算，這樣即得到5組相關(guān)運算結(jié)果，結(jié)果最大者對應(yīng)的值乘以15k即為整數(shù)倍頻偏，CPU根據(jù)計算出的整數(shù)倍頻偏進行頻率校正；
步驟8、CPU根據(jù)接收到的PSS頻率響應(yīng)與本地生成的PSS數(shù)據(jù)計算出信道頻率響應(yīng)，根據(jù)該頻率響應(yīng)對SSS數(shù)據(jù)進行信道補償。
[0015]步驟9、SSS信號由兩個長度為31 二進制序列交織組成，前后半幀的映射正好相反。利用這個特點，CPU對步驟8產(chǎn)生的數(shù)據(jù)進行計算，確定當前幀是屬于前半幀還是后半幀。
[0016]步驟10、CPU步驟9的計算結(jié)果傳遞給FPGA ;假設(shè)計算結(jié)果為前半幀，說明FPGA假設(shè)正確，半幀指示不變；假設(shè)計算結(jié)果為后半幀，說明FPGA假設(shè)錯誤，半幀指示取反；根據(jù)5ms幀頭和半幀指示即可確定IOms幀頭，如圖3所示；
步驟IUFPGA根據(jù)CPU設(shè)置的上下行子幀切換點配置得到開關(guān)信號；此時計算出的開關(guān)信號與IQ信號之間有一定的時間差，補償時間差后送至CPRI成幀模塊，即送至CPRI模塊的IQ數(shù)據(jù)與開關(guān)信號是對齊的；
步驟12、FPGA在CPRI的每個基幀的控制字中取Ibit放置步驟11產(chǎn)生的同步信號，CPRI基幀的頻率為3.84M，相當于用3.84M的速率對同步信號進行采樣；
步驟13、遠端將CPRI基幀中的同步信號和IQ信號取出，IQ信號送入DUC，完成插值濾波操作后通過DA和射頻模塊還原成射頻信號，同步信號則補償信號處理的時延差后送至射頻模塊中的開關(guān)芯片，使射頻信號和開關(guān)信號同步切換；
步驟14、FPGA周期性的重復(fù)步驟1-4、10-13，CPU周期性的重復(fù)步驟5?9，不停刷新同步狀態(tài)，確保本地開關(guān)信號能夠及時跟蹤輸入信號的變化。
[0017]上述實例為本發(fā)明較佳的實施方式，但本發(fā)明的實施方式并不受上述實施例的限制，其它的任何未違背本發(fā)明的精神實質(zhì)與原理下所作的改變、修飾、替代、組合、簡化均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法，其特征在于:包括以下步驟， 步驟1、近端接入單元FPGA對AD采集到的數(shù)字中頻信號進行下變頻操作，將采樣速率由122.88M降低至1.92M，頻率搬移到零頻； 步驟2、近端FPGA將步驟I產(chǎn)生的下變頻數(shù)據(jù)與存儲在FPGA內(nèi)部的3組ZC序列分別進行相關(guān)運算，得到3組相關(guān)計算值；找出其中最大相關(guān)值對應(yīng)的索引，即可確定5ms幀中PSS位置,得到5ms幀頭指示； 步驟3、近端FPGA根據(jù)PSS的位置找到同一半幀中SSS數(shù)據(jù)在時域上的起始和結(jié)束點，將SSS數(shù)據(jù)存儲在RAM中，同時也存儲相同半幀中的PSS數(shù)據(jù)，存儲完完整的SSS和PSS數(shù)據(jù)后，通知CPU進行讀取；并假定該PSS所在的半幀為前半幀，按照該假定得到半幀指示；步驟4、CPU對接收到的數(shù)據(jù)進行CP判定，獲取CP長度，計算小數(shù)倍和整數(shù)倍頻率偏差，并進行頻偏校正；通過PSS進行信道估計并進行信道補償，判斷出當前SSS屬于前5ms還是后5ms，將結(jié)果告知FPGA，如果計算結(jié)果為前半幀，則假定正確，半幀指示不變；如果計算結(jié)果為后半幀，則假定錯誤，，半幀指示取反；根據(jù)5ms幀頭指示和半幀指示，得到IOms中貞頭指不; 步驟5、近端FPGA根據(jù)CPU設(shè)置的上下行子幀切換點配置和IOms幀頭指示得到開關(guān)信號，將開關(guān)信號實時映射到CPRI幀中傳遞給遠端射頻單元，到遠端射頻單元后再恢復(fù)出開關(guān)信號，遠端射頻單元收到開關(guān)信號后再做時延調(diào)整，用于補償上變頻操作引入的時延，得到最終用于控制射頻開關(guān)的開關(guān)信號； 步驟6、重復(fù)步驟1-5，不停刷新同步狀態(tài)，確保本地開關(guān)信號能夠及時跟蹤輸入信號的變化。
2.根據(jù)權(quán)利要求1所述的一種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法，其特征在于:所述步驟I具體過程如下，` FPGA將AD采集的數(shù)字中頻信號進行混頻、濾波和4倍抽取，再分成2路，一路送至CPRI成幀模塊進行IQ信號映射，一路送至FPGA內(nèi)部同步模塊； FPGA內(nèi)部的同步模塊對數(shù)據(jù)進行16倍抽取和濾波，得到碼片速率為1.92M的零頻數(shù)據(jù)，將頻域中心的6個RB的數(shù)據(jù)取出。
3.根據(jù)權(quán)利要求1所述的一種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法，其特征在于:所述步驟4包括以下步驟， 步驟4.1、CPU讀取步驟3中FPGA存儲的SSS和PSS數(shù)據(jù)，并將其緩存在CPU外接的SDRAM中，然后CPU分別按照常規(guī)和擴展兩種情況對應(yīng)的數(shù)據(jù)長度，取出CP數(shù)據(jù)和對應(yīng)的SSS數(shù)據(jù)中CP復(fù)制數(shù)據(jù)；分別計算兩種情況下，CP與該OFDM符號內(nèi)CP復(fù)制部分的相關(guān)值與CP復(fù)制部分能量的比值，比較兩種情況下的比值的大小，比值較大者為當前CP模式；步驟4.2、CPU計算小數(shù)倍頻偏和整數(shù)倍頻偏，并進行頻偏校正； 步驟4.3、CPU根據(jù)接收到的PSS數(shù)據(jù)與本地生成的PSS數(shù)據(jù)計算出信道頻率響應(yīng)，根據(jù)該頻率響應(yīng)對SSS數(shù)據(jù)進行信道補償； 步驟4.4、CPU對步驟4.3產(chǎn)生的數(shù)據(jù)進行計算，確定當前幀是屬于前半幀還是后半幀； 步驟4.5、CPU將步驟4.4的計算結(jié)果傳遞給FPGA，假設(shè)計算結(jié)果為前半幀，說明FPGA假設(shè)正確，半幀指示不變；假設(shè)計算結(jié)果為后半幀，說明FPGA假設(shè)錯誤，半幀指示取反，根據(jù)5ms幀頭和半幀指示確定IOms幀頭指示。
4.根據(jù)權(quán)利要求1所述的一種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法，其特征在于:所述步驟5包括以下步驟， 步驟5.UFPGA根據(jù)CPU上層設(shè)置的上下行子幀切換點配置和IOms幀頭指示得到開關(guān)信號，此時計算出的開關(guān)信號與IQ信號之間有一定的時間差，補償時間差后送至CPRI成幀模塊，即送至CPRI模塊的IQ數(shù)據(jù)與開關(guān)信號是對齊的； 步驟5.2、FPGA在CPRI的每個基幀的控制字中取Ibit放置步驟5.1產(chǎn)生的同步信號； 步驟5.3、遠端將CPRI基幀中的同步信號和IQ信號取出，IQ信號送入DUC，完成插值濾波操作后通過DA和射頻模塊還原成射頻信號，同步信號則補償信號處理的時延差后送至射頻模塊的開關(guān)芯片，使射頻信號和開關(guān)信號同步切換。
5.根據(jù)權(quán)利要求3所述的一種TD-LTE網(wǎng)絡(luò)優(yōu)化設(shè)備的同步檢測方法，其特征在于:所述步驟4.2中的頻率校正包括對小數(shù)倍頻偏進行頻率校正和對整數(shù)倍頻偏進行頻率校正；具體過程如下， CPU計算步驟5中當前CP模式對應(yīng)的比值的相角，即可得到小數(shù)倍頻偏，根據(jù)計算出的小數(shù)倍頻偏對數(shù)據(jù)進行頻率校正； CPU將SSS數(shù)據(jù)進行FFT和去零操作，得到頻率序列，將本地ZC序列分別移動_2，-1,.0，I和2個周期，再分別與頻率序列做相關(guān)運算，這樣即得到5組相關(guān)運算結(jié)果，結(jié)果最大者對應(yīng)的值乘以15k即為整數(shù)倍頻偏，CPU根據(jù)計算出的整數(shù)倍頻偏進行頻率校正。
【文檔編號】H04W56/00GK103702409SQ201310710563
【公開日】2014年4月2日 申請日期:2013年12月20日 優(yōu)先權(quán)日:2013年12月20日
【發(fā)明者】艾鋒, 張 杰, 周巧玲, 江鵬 申請人:武漢虹信通信技術(shù)有限責(zé)任公司