Odu2數據順序重排電路的制作方法
【專利摘要】ODU2數據順序重排電路主要適用于ODU2幀切割為數據包過程中的數據順序重排功能，屬于通信專用集成電路設計【技術領域】。目的是用簡便的方法和少量的硬件電路完成數據順序重排電路設計。本發(fā)明電路由7個并行的3位加法器和8個并行的8選1數據選擇器構成，輸入的8字節(jié)數據由高字節(jié)到低字節(jié)依次為data7[7:0]～data0[7:0]，均接至8個數據選擇器的數據輸入端，7個并行加法器的輸出值分別接至選擇器1～選擇器7的選擇端。本發(fā)明電路將輸入的8個字節(jié)數據按照要求的輸出順序，自動進行以字節(jié)為單位的順序重排后輸出。該電路結構清晰，性能較高，工作可靠。
【專利說明】0DU2數據順序重排電路
【技術領域】
[0001]本發(fā)明涉及到基于OTN的數據分組交換技術，具體涉及到0DU2幀數據順序重排電路結構，屬于通信專用集成電路設計【技術領域】。
【背景技術】
[0002]光傳送網OTN(Optical Transport Network)能夠滿足大顆粒業(yè)務需求，能夠承載GbE/10GbE/40GbE/100GbE速率的客戶信號，同時能夠透明傳輸多種客戶信號如SDH/SONET, IP/MPLS、ATM、Ethernet等。OTN不僅克服了 SDH與WDM的不足而且具有兩者的優(yōu)勢，是未來業(yè)務網的主流傳輸模式。OTN雖有諸多優(yōu)點，但交換問題仍然是制約其發(fā)展的一個瓶頸。OTN技術從本質上來說是TDM(time_division multiplexing)技術,實現TDM交換通常采用電路交換方式，而電路交換由于受電子特性的影響難以達到較高的速度，目前單片電路交換芯片最高可以達到320Gbit的交換容量，而單片包交換芯片可以達到1.8Tbit。因此，研究基于OTN的分組交換技術，充分發(fā)揮OTN和包交換的優(yōu)勢是通信網發(fā)展的一個重要方向。
[0003]為了實現基于OTN的分組交換技術，需要將ODUK (光信道數據單元)數據幀切割為固定大小的數據包，經過包交換芯片交換，再重組為ODUK幀流，此方法可以有效解決OTN交換的難題，使之既可以處理數據包也可以處理TDM業(yè)務。
[0004]0DU2數據切割為數據包的過程是在固定的時間段內將存儲于緩存中的0DU2數據讀若干個時鐘節(jié)拍，用這些讀出的數據再加上一些必須的包頭信息組成一個固定大小的數據包。0DU2數據的位寬是64位，即每個時鐘節(jié)拍讀出的0DU2數據為8個字節(jié)，但是在具體使用時可能需要將8個字節(jié)數據按照一定的規(guī)則進行以字節(jié)為單位的重新排序，因此需要一個電路來完成8個字節(jié)0DU2數據的順序重排。

【發(fā)明內容】

[0005]本發(fā)明所要解決的技術問題是，提供一種自動選擇機制，將輸入的8個字節(jié)0DU2數據按照給定的重排指示信號，以字節(jié)為單位，自動進行順序重排輸出，該0DU2數據順序重排電路提高了整個0DU2數據幀切割電路的自適應性和工作效率。
[0006]本發(fā)明的一種0DU2數據順序重排電路結構，由7個3位加法器和8個8選I選擇器構成，其特征在于:
[0007]所述的7個加法器的輸入輸出關系為，輸入的3位標記值(flag_reg[2:0])，分別接至加法器O?加法器6的輸入端，加法器O進行加I操作后的輸出值(sel_l[2:0])接至選擇器I的選擇控制端，加法器I進行加2操作后的輸出值(sel_2[2:0])接至選擇器2的選擇控制端，加法器2進行加3操作后的輸出值(sel_3[2:0])接至選擇器3的選擇控制端，加法器3進行加4操作后的輸出值(sel_4[2:0])接至選擇器4的選擇控制端，加法器4進行加5操作后的輸出值(sel_5[2:0])接至選擇器5的選擇控制端，加法器5進行加6操作后的輸出值(sel_6[2:0])接至選擇器6的選擇控制端，加法器6進行加7操作后的輸出值(sel_7[2:0])接至選擇器7的選擇控制端；
[0008]所述的8個8選I數據選擇器的輸入輸出關系為，輸入的3位標記值(flag_reg[2:0])接至選擇器O的數據選擇控制端(sel_0[2:0])，輸入的需要進行順序重排的8 個字節(jié)數據分別為 data7[7:0]、data6[7:0]、data5[7:0]、data4[7:0]、data3[7:0]、data2 [7:0]、datal [7:0]、dataO [7:0],該8個字節(jié)數據均接至選擇器O?選擇器7的8路數據輸入端，選擇器O的輸出為data_sel0[7:0],選擇器I的輸出為data_sell [7:0],選擇器2的輸出為data_sel2 [7:0],選擇器3的輸出為data_sel3 [7:0],選擇器4的輸出為data_sel4 [7:0]，選擇器 5 的輸出為 data_sel5 [7:0]，選擇器 6 的輸出為 data_sel6 [7:0]，選擇器7的輸出為data_sel7[7:0]。
[0009]本發(fā)明的特點是采用7個并行的3位加法器和8個并行的8選I數據選擇器完成順序重排，加法器陣列根據輸入的標記值(flag_reg[3:0])自動計算對應的選擇器的選擇信號，8個并行選擇器根據各自的選擇信號將8字節(jié)數據順序進行重排，本電路的優(yōu)點是自適應性高，電路結構簡單，設計巧妙。
【專利附圖】

【附圖說明】
[0010]圖10DU2數據順序重排電路圖【具體實施方式】
[0011]下面結合附圖和實施實例對本發(fā)明進行詳細說明。
[0012]本發(fā)明的0DU2數據順序重排電路，能夠根據指示輸出數據第一個字節(jié)的標記值(flag_reg[2:0]),自動計算其余7個字節(jié)數據的輸出順序標記值,這些標記值分別作用于各自選擇器的選擇控制端，完成8個字節(jié)輸入數據的順序重排并輸出。這種設計結構提高了電路的自適應性和工作效率。
[0013]圖1為本發(fā)明的電路圖，本發(fā)明的一種0DU2數據順序重排電路結構，由7個3位加法器和8個8選I數據選擇器構成。輸入的需要進行順序重排的8個字節(jié)數據均接至8個數據選擇器的數據輸入端；輸入的標記值(flag_reg[2:0])(指示輸出第一個字節(jié)數據標記值)作為選擇器O的選擇控制信號(sel_0[2:0])，flag_reg[2:0]經加法器O加I操作后作為選擇器I的選擇控制信號(sel_l[2:0]), flag_reg[2:0]經加法器I加2操作后作為選擇器2的選擇控制信號(sel_2[2:0])，flag_reg[2:0]經加法器2加3操作后作為選擇器3的選擇控制信號(sel_3[2:0])，flag_reg[2:0]經加法器3加4操作后作為選擇器4的選擇控制信號(sel_4[2:0])，flag_reg[2:0]經加法器4加5操作后作為選擇器5的選擇控制信號(sel_5[2:0])，flag_reg[2:0]經加法器5加6操作后作為選擇器6的選擇控制信號(sel_6[2:0]), flag_reg[2:0]經加法器6加7操作后作為選擇器7的選擇控制信號(sel_7[2:0]);電路根據輸入的指示輸出數據第一個字節(jié)的標記值自動計算其余7個字節(jié)數據的標記值，8個標記值分別作用于對應的選擇器的選擇控制端，將輸入的8個字節(jié)數據進行順序重排輸出。
[0014]在輸入8個字節(jié)需要進行順序重排的數據和flag_reg[2:0]的情況下，用C語言偽代碼描述電路工作過程如下:
[0015]data_sel [O] = data [7- (f lag_reg [2:0] +0) % 8]；
【權利要求】
1.本發(fā)明的一種0DU2數據順序重排電路結構，由7個3位加法器和8個8選I數據選擇器構成，其特征在于: 所述的7個加法器的輸入輸出關系為，輸入的3位標記值(flag_reg[2:0])，分別接至加法器O?加法器6的輸入端，加法器O進行加I操作后的輸出值(sel_l[2:0])接至選擇器I的選擇控制端，加法器I進行加2操作后的輸出值(sel_2[2:0])接至選擇器2的選擇控制端，加法器2進行加3操作后的輸出值(sel_3[2:0])接至選擇器3的選擇控制端，加法器3進行加4操作后的輸出值(sel_4[2:0])接至選擇器4的選擇控制端，加法器4進行加5操作后的輸出值(sel_5[2:0])接至選擇器5的選擇控制端，加法器5進行加6操作后的輸出值(sel_6[2:0])接至選擇器6的選擇控制端，加法器6進行加7操作后的輸出值(sel_7[2:0])接至選擇器7的選擇控制端； 所述的8個8選I數據選擇器的輸入輸出關系為，輸入的3位標記值(flag_reg[2:0])接至選擇器O的數據選擇控制端(sel_0[2:0])，輸入的需要進行順序重排的8個字節(jié)數據為 data7[7:0]、data6[7:0]、data5 [7:0]、data4[7:0]、data3 [7:0]、data2[7:0]、datal [7:0]、dataO [7:0],該8個字節(jié)數據均接至選擇器O?選擇器7的8路數據輸入端，選擇器O的輸出為data_sel0[7:0],選擇器I的輸出為data_sell [7:0],選擇器2的輸出為data_sel2 [7:0]，選擇器 3 的輸出為 data_sel3 [7:0]，選擇器 4 的輸出為 data_sel4 [7:0]，選擇器5的輸出為data_sel5 [7:0],選擇器6的輸出為data_sel6 [7:0],選擇器7的輸出為 data_sel7[7:0]。
【文檔編號】H04L12/951GK103841055SQ201210479537
【公開日】2014年6月4日 申請日期:2012年11月22日 優(yōu)先權日:2012年11月22日
【發(fā)明者】蔣林, 朱謙, 孟李林, 蔡龍, 李巧紅 申請人:西安郵電大學