專利名稱：一種基于fpga和arm的數(shù)據(jù)傳輸方法及系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及一種數(shù)據(jù)傳輸方法及系統(tǒng)，特別是關于一種可以用于傳輸特高壓線路電暈電流數(shù)據(jù)的基于FPGA和ARM的數(shù)據(jù)傳輸方法及系統(tǒng)。
背景技術：
電網(wǎng)建設的快速發(fā)展需要高等級電壓的輸電技術，特高壓直流輸電工程由于其容量大、損耗小、輸電距離遠和無同步電網(wǎng)運行問題等諸多優(yōu)點，在遠距離、大容量輸電工程中占有舉足輕重的地位。發(fā)展特高壓輸電技術，需要研究特高壓輸電線路和設備的電暈特性，目前我國關于特高壓輸電線路的電暈源效應測量研究項目較少，特高壓電暈效應的相關計算大多參考國外的相關數(shù)據(jù)。而國外的特高壓電暈電流測量試驗大都在低頻下進行， 持續(xù)時間較短、試驗氣象條件不周全，導致試驗數(shù)據(jù)不完備，因此我國需要在其基礎上進行長時間的寬頻域試驗，開展進一步的研究。研究電暈特性的源效應需要至少30MHz的高頻電暈電流，這點對于特高壓輸電工程的電磁環(huán)境、外絕緣和設備研究至關重要。目前，現(xiàn)有技術中對電暈電流的測量采樣通常在低頻2MHz以下，測量性能遠不能滿足特高壓輸電技術研究的需要。另一方面，現(xiàn)有技術中基于單片機的低速數(shù)據(jù)傳輸方法也不能滿足特高壓電暈電流源數(shù)據(jù)傳輸?shù)目煽啃浴ｋS著FPGA，嵌入式處理器等技術的發(fā)展，數(shù)據(jù)傳輸技術得到空前的發(fā)展，人們開始擺脫傳統(tǒng)的單片機數(shù)據(jù)低傳輸狀態(tài)，開始研究以嵌入式和FPGA相結合的數(shù)據(jù)傳輸方法。嵌入式技術是近年來日漸普及的電子技術，因其功耗低、處理能力強，在工控領域發(fā)揮越來越大的作用。其中ARM處理器采用RISC結構，資源豐富，運算速度快，可移植操作系統(tǒng)。因此，需要研究一種能夠結合FPGA的數(shù)據(jù)高傳輸特性和ARM嵌入式處理器的高控制特性的基于FPGA和ARM的數(shù)據(jù)傳輸方法，以達到如傳輸特高壓電暈電流源數(shù)據(jù)等應用領域所要求的數(shù)據(jù)實時可靠傳輸標準。

發(fā)明內(nèi)容
針對上述問題，本發(fā)明的目的是提供一種能夠高速傳輸特高壓線路電暈電流數(shù)據(jù)的基于FPGA和ARM的數(shù)據(jù)傳輸方法及系統(tǒng)。為實現(xiàn)上述目的，本發(fā)明采取以下技術方案一種基于FPGA和ARM的數(shù)據(jù)傳輸方法，其特征在于，包括以下步驟1)設置一采用并行總線傳輸機制的片上嵌入式系統(tǒng)，它包括一數(shù)據(jù)采集模塊、一 FPGA模塊、一片外緩存模塊和一 ARM控制模塊；FPGA模塊內(nèi)設置一數(shù)據(jù)采集緩沖單元、一片外緩存控制器、一FPGA處理器、一雙向雙時鐘的片上緩存單元和一時鐘控制器；將片上嵌入式系統(tǒng)通過其內(nèi)置的網(wǎng)絡接口與一上位計算機建立通訊連接；2)片上嵌入式系統(tǒng)的數(shù)據(jù)采集模塊將采集到的數(shù)據(jù)傳輸給FPGA模塊的數(shù)據(jù)采集緩沖單元；3)FPGA模塊的FPGA處理器控制片外緩存控制器讀取數(shù)據(jù)采集緩沖單元中的數(shù)據(jù)，并將數(shù)據(jù)傳輸至片外緩存模塊內(nèi)存儲；4)在上位計算機發(fā)出數(shù)據(jù)讀取指令后，F(xiàn)PGA處理器控制片外緩存控制器讀取片外緩存模塊內(nèi)的數(shù)據(jù)，并將數(shù)據(jù)傳輸至片上緩存單元內(nèi)存儲；5) ARM控制模塊在其內(nèi)部存儲控制器的控制下，讀取片上緩存單元內(nèi)的數(shù)據(jù)，并將數(shù)據(jù)通過網(wǎng)絡接口傳輸給上位計算機?！N實現(xiàn)上述方法的基于FPGA和ARM的數(shù)據(jù)傳輸系統(tǒng),其特征在于它為一米用并行總線傳輸機制的片上嵌入式系統(tǒng)，包括一數(shù)據(jù)采集模塊、一 FPGA模塊、一片外緩存模塊和一 ARM控制模塊；FPGA模塊內(nèi)設置一數(shù)據(jù)采集緩沖單元、一片外緩存控制器、一 FPGA處理器、一雙向雙時鐘的片上緩存單元和一時鐘控制器；數(shù)據(jù)采集模塊的輸出端連接數(shù)據(jù)采集緩沖單元的輸入端，數(shù)據(jù)采集緩沖單元的輸出端連接片外緩存控制器的輸入端，片外緩存控制器的輸出端連接片外緩存模塊；FPGA處理器連接數(shù)據(jù)采集緩沖單元和片外緩存控制器的控制信號輸入端；片上緩存單元的兩端分別與片外緩存控制器和ARM控制模塊連接；時鐘控制器連接數(shù)據(jù)采集模塊、數(shù)據(jù)采集緩沖單元和FPGA處理器的時鐘信號端。上述ARM控制模塊內(nèi)設置一用于與上位計算機通訊連接的網(wǎng)絡接口。上述ARM控制模塊的總線通過一仲裁邏輯模塊擴展后再與片上緩存單元連接。
上述片上緩存單元掛接在ARM控制模塊的BANK4上，當ARM控制模塊發(fā)出讀信號時，片上緩存單元內(nèi)地址0x20000000起始的4K字節(jié)空間作為數(shù)據(jù)存儲空間使用；當ARM控制模塊發(fā)出寫信號時，片上緩存單元內(nèi)地址0x20000000起始的4字節(jié)空間作為控制寄存器使用。上述數(shù)據(jù)采集緩沖單元為一異步數(shù)據(jù)口 FIFO。上述FPGA模塊為ALTERA公司型號為EP2C20F484C8的FPGA芯片；ARM控制模塊為ARM9嵌入式處理器，型號為AT91RM9200 ;片外緩存模塊由采用乒乓存儲機制的若干32MB的SDR SDRAM芯片構成，型號為HY57V5620F。本發(fā)明由于采取以上技術方案，其具有以下優(yōu)點1、本發(fā)明利用FPGA芯片的數(shù)據(jù)高傳輸特性和ARM嵌入式處理器的高控制特性，與傳統(tǒng)的數(shù)據(jù)傳輸方法及系統(tǒng)相比，可以實現(xiàn)數(shù)據(jù)高速實時傳輸，滿足如特高壓電暈電流源數(shù)據(jù)傳輸?shù)葢妙I域的要求。2、本發(fā)明的系統(tǒng)采用FPGA技術結合ARM嵌入式處理器技術，將數(shù)據(jù)采集模塊、FPGA模塊、片外緩存模塊和ARM控制模塊通過并行總線構建成一片上嵌入式系統(tǒng)，從而簡化了數(shù)據(jù)傳輸系統(tǒng)的硬件設計，降低了制作成本。3、本發(fā)明的系統(tǒng)在FPGA模塊內(nèi)設置雙向雙時鐘的片上緩存單元，其兩端分別與FPGA模塊內(nèi)的片外緩存控制器和ARM控制模塊連接，使ARM控制模塊能夠直接訪問片上緩存單元中的數(shù)據(jù)，將數(shù)據(jù)上傳給上位計算機，這樣節(jié)省了數(shù)據(jù)傳輸時間，有效地提高了系統(tǒng)的數(shù)據(jù)傳輸效率。本發(fā)明可以廣泛地用于高速傳輸各種類型數(shù)據(jù)。


圖I是本發(fā)明系統(tǒng)組成示意2是本發(fā)明片上緩存單元與ARM控制模塊連接示意圖
具體實施例方式下面結合附圖和實施例對本發(fā)明進行詳細的描述。如圖I所示，本發(fā)明的數(shù)據(jù)傳輸可以通過一采用并行總線傳輸機制的片上嵌入式系統(tǒng)實現(xiàn)，該片上嵌入式系統(tǒng)包括一數(shù)據(jù)采集模塊I、一 FPGA模塊2、一片外緩存模塊3和一 ARM控制模塊4。FPGA模塊2包括一數(shù)據(jù)采集緩沖單元21、一片外緩存控制器22、一 FPGA處理器23、一雙向雙時鐘的片上緩存單元24和一時鐘控制器25。其中，數(shù)據(jù)采集模塊I的輸出端連接數(shù)據(jù)采集緩沖單元21的輸入端，數(shù)據(jù)采集緩沖單元21的輸出端連接片外緩存控制器22的輸入端，片外緩存控制器22的輸出端連接片外緩存模塊3。FPGA處理器23連接數(shù)據(jù)采集緩沖單元21和片外緩存控制器22的控制信號輸入端。片上緩存單元24的兩端分別與片外緩存控制器22和ARM控制模塊4連接，這樣FPGA模塊2與ARM控制模塊4都可以訪問片上緩存單元24，實現(xiàn)對片上緩存單元24的共享。對于FPGA模塊2而言，片上緩存單元24相當于一只寫存儲器；對于ARM控制模塊4而言，片上緩存單元24相當于一只讀存儲器，ARM控制模塊4在其內(nèi)部存儲控制器(圖中未示出)的控制下訪問片上緩存單元24。時鐘控制器25與數(shù)據(jù)采集模塊I、數(shù)據(jù)采集緩沖單元21和FPGA處理器23的時鐘信號端連接，給它們提供時鐘信號。上述實施例中，ARM控制模塊4內(nèi)可以設置一網(wǎng)絡接口(圖中未示出)，通過該網(wǎng)絡接口，片上嵌入式系統(tǒng)與一上位計算機通訊連接。如圖2所示，片上緩存單元24連接ARM控制模塊4的總線，ARM控制模塊4的總 線包括地址線ADDR0-ADDR26，數(shù)據(jù)線DATA0-DATA31，片選線nGCS4，以及讀寫信號線nOE和nWE，其中nOE和nWE不能同時有效。地址線ADDR0-ADDR26為單向，地址始終從ARM控制模塊4向片上緩存單元24傳輸。數(shù)據(jù)線為雙向，當片選線nGCS4有效且nOE也有效(nWE必然無效)時，數(shù)據(jù)從片上緩存單元24向ARM控制模塊4傳輸；當片選線nGCS4有效且nWE也有效(nOE必然無效)時，數(shù)據(jù)從ARM控制模塊4向片上緩存單元24傳輸。上述實施例中，為了使ARM控制模塊4的總線不受干擾，ARM控制模塊4的總線也可以通過一仲裁邏輯模塊6擴展后再與片上緩存單元24連接。仲裁邏輯模塊可以采用74LvCH16245 芯片。上述實施例中，數(shù)據(jù)采集緩沖單元11可以為一異步數(shù)據(jù)口 FIFO。上述實施例中，片上緩存單元24可以掛接在ARM控制模塊4的BANK4上。片上緩存單元24內(nèi)地址0x20000000起始的4K字節(jié)空間作為復用空間使用，即當ARM控制模塊4發(fā)出讀信號時，片上緩存單元24內(nèi)地址0x20000000起始的4K字節(jié)空間作為數(shù)據(jù)存儲空間使用；當ARM控制模塊4發(fā)出寫信號時，片上緩存單元24內(nèi)地址0x20000000起始的4字節(jié)空間作為控制寄存器使用。上述實施例中，F(xiàn)PGA模塊2可以為ALTERA公司型號為EP2C20F484C8的FPGA芯片。ARM控制模塊4可以為ARM9嵌入式處理器，型號為AT91RM9200。上述實施例中，片外緩存模塊3可以由采用乒乓存儲機制的2片或者4片32MB的SDR SDRAM芯片構成，型號為HY57V5620F。采用上述片上嵌入式系統(tǒng)實現(xiàn)的數(shù)據(jù)傳輸方法包括以下步驟I)設置上述片上嵌入式系統(tǒng)，將片上嵌入式系統(tǒng)與一上位計算機建立通訊連接；2)片上嵌入式系統(tǒng)的數(shù)據(jù)采集模塊I將采集到的數(shù)據(jù)傳輸給FPGA模塊2的數(shù)據(jù)采集緩沖單元21 ；3) FPGA模塊2的FPGA處理器23控制片外緩存控制器22讀取數(shù)據(jù)采集緩沖單元21中的數(shù)據(jù)，并將數(shù)據(jù)傳輸至片外緩存模塊3內(nèi)存儲；4)在上位計算機發(fā)出數(shù)據(jù)讀取指令后，F(xiàn)PGA處理器23控制片外緩存控制器22讀取片外緩存模塊3內(nèi)的數(shù)據(jù)，并將數(shù)據(jù)傳輸至片上緩存單元24內(nèi)存儲；
5)ARM控制模塊4在其內(nèi)部存儲控制器的控制下，讀取片上緩存單元24內(nèi)的數(shù)據(jù)，并將數(shù)據(jù)通過網(wǎng)絡接口傳輸給上位計算機。
上述各實施例僅用于說明本發(fā)明，其中各部件的結構、連接方式等都是可以有所變化的，凡是在本發(fā)明技術方案的基礎上進行的等同變換和改進，均不應排除在本發(fā)明的保護范圍之外。
權利要求
1.一種基于FPGA和ARM的數(shù)據(jù)傳輸方法，其特征在于，包括以下步驟 1)設置ー采用并行總線傳輸機制的片上嵌入式系統(tǒng)，它包括一數(shù)據(jù)采集模塊、一FPGA模塊、一片外緩存模塊和ー ARM控制模塊；FPGA模塊內(nèi)設置ー數(shù)據(jù)采集緩沖單元、一片外緩存控制器、一 FPGA處理器、一雙向雙時鐘的片上緩存單元和一時鐘控制器；將片上嵌入式系統(tǒng)通過其內(nèi)置的網(wǎng)絡接ロ與一上位計算機建立通訊連接； 2)片上嵌入式系統(tǒng)的數(shù)據(jù)采集模塊將采集到的數(shù)據(jù)傳輸給FPGA模塊的數(shù)據(jù)采集緩沖單元； 3)FPGA模塊的FPGA處理器控制片外緩存控制器讀取數(shù)據(jù)采集緩沖單元中的數(shù)據(jù)，并將數(shù)據(jù)傳輸至片外緩存模塊內(nèi)存儲； 4)在上位計算機發(fā)出數(shù)據(jù)讀取指令后，F(xiàn)PGA處理器控制片外緩存控制器讀取片外緩存模塊內(nèi)的數(shù)據(jù)，并將數(shù)據(jù)傳輸至片上緩存單元內(nèi)存儲； 5)ARM控制模塊在其內(nèi)部存儲控制器的控制下，讀取片上緩存單元內(nèi)的數(shù)據(jù)，并將數(shù)據(jù)通過網(wǎng)絡接ロ傳輸給上位計算機。
2.ー種實現(xiàn)權利要求I所述方法的基于FPGA和ARM的數(shù)據(jù)傳輸系統(tǒng)，其特征在于它為ー采用并行總線傳輸機制的片上嵌入式系統(tǒng)，包括一數(shù)據(jù)采集模塊、一 FPGA模塊、一片外緩存模塊和一 ARM控制模塊；所述FPGA模塊內(nèi)設置ー數(shù)據(jù)采集緩沖單元、一片外緩存控制器、一 FPGA處理器、一雙向雙時鐘的片上緩存單元和一時鐘控制器；所述數(shù)據(jù)采集模塊的輸出端連接所述數(shù)據(jù)采集緩沖單元的輸入端，所述數(shù)據(jù)采集緩沖單元的輸出端連接所述片外緩存控制器的輸入端，所述片外緩存控制器的輸出端連接所述片外緩存模塊；所述FPGA處理器連接所述數(shù)據(jù)采集緩沖單元和所述片外緩存控制器的控制信號輸入端；所述片上緩存單元的兩端分別與所述片外緩存控制器和所述ARM控制模塊連接；所述時鐘控制器連接所述數(shù)據(jù)采集模塊、所述數(shù)據(jù)采集緩沖單元和所述FPGA處理器的時鐘信號端。
3.如權利要求2所述的ー種基于FPGA和ARM的數(shù)據(jù)傳輸系統(tǒng)，其特征在于所述ARM控制模塊內(nèi)設置ー用干與上位計算機通訊連接的網(wǎng)絡接ロ。
4.如權利要求2所述的ー種基于FPGA和ARM的數(shù)據(jù)傳輸系統(tǒng)，其特征在于所述ARM控制模塊的總線通過一仲裁邏輯模塊擴展后再與所述片上緩存單元連接。
5.如權利要求3所述的ー種基于FPGA和ARM的數(shù)據(jù)傳輸系統(tǒng)，其特征在于所述ARM控制模塊的總線通過一仲裁邏輯模塊擴展后再與所述片上緩存單元連接。
6.如權利要求2或3或4或5所述的ー種基于FPGA和ARM的數(shù)據(jù)傳輸系統(tǒng)，其特征在于所述片上緩存單元掛接在所述ARM控制模塊的BANK4上，當所述ARM控制模塊發(fā)出讀信號時，所述片上緩存單元內(nèi)地址0x20000000起始的4K字節(jié)空間作為數(shù)據(jù)存儲空間使用；當所述ARM控制模塊發(fā)出寫信號時，所述片上緩存單元內(nèi)地址0x20000000起始的4字節(jié)空間作為控制寄存器使用。
7.如權利要求2或3或4或5所述的ー種基于FPGA和ARM的數(shù)據(jù)傳輸系統(tǒng)，其特征在于所述數(shù)據(jù)采集緩沖單元為ー異步數(shù)據(jù)ロ FIFO。
8.如權利要求6所述的ー種基于FPGA和ARM的數(shù)據(jù)傳輸系統(tǒng)，其特征在于所述數(shù)據(jù)采集緩沖單元為ー異步數(shù)據(jù)ロ FIFO。
9.如權利要求2 8任一項所述的一種基于FPGA和ARM的數(shù)據(jù)傳輸系統(tǒng)，其特征在于所述FPGA模塊為ALTERA公司型號為EP2C20F484C8的FPGA芯片；所述ARM控制模塊為ARM9嵌入式處理器，型號為 AT91RM9200 ;所述片外緩存模塊由采用乒乓存儲機制的若干32MB的SDR SDRAM芯片構成，型號為HY57V5620F。
全文摘要
本發(fā)明涉及一種基于FPGA和ARM的數(shù)據(jù)傳輸方法及系統(tǒng)，系統(tǒng)采用并行總線機制傳輸數(shù)據(jù)，它包括數(shù)據(jù)采集模塊、FPGA模塊、片外緩存模塊和ARM控制模塊。FPGA模塊包括、片外緩存控制器、FPGA處理器和雙向雙時鐘的片上緩存單元。數(shù)據(jù)傳輸?shù)姆椒ㄊ菙?shù)據(jù)采集模塊將采集到的數(shù)據(jù)傳輸出給FPGA模塊的數(shù)據(jù)采集緩沖單元；片外緩存控制器讀取數(shù)據(jù)采集緩沖單元中的數(shù)據(jù)，并傳輸給片外緩存模塊內(nèi)存儲；片外緩存控制器讀取片外緩存模塊中的數(shù)據(jù)，并傳輸給片上緩存單元內(nèi)存儲；ARM控制模塊在其內(nèi)置的存儲控制器的控制下讀取片外緩存模塊中的數(shù)據(jù)，實現(xiàn)與FPGA模塊之間的數(shù)據(jù)通信。本發(fā)明可以將采集的數(shù)據(jù)高速實時傳輸給上位計算機，滿足如特高壓電暈電流源數(shù)據(jù)傳輸?shù)葢妙I域的要求。
文檔編號H04L5/14GK102801593SQ20121004380
公開日2012年11月28日 申請日期2012年2月23日 優(yōu)先權日2012年2月23日
發(fā)明者劉元慶, 楊慶華, 劉穎異, 袁海文, 陸家榆, 崔勇 申請人:中國電力科學研究院, 袁海文