專利名稱：一種csdb總線解碼電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于航空電子技術(shù)類，涉及到一種CSDB總線解碼電路。
背景技術(shù)：
CSDB (Commercial Standard Digital Bus)總線是一種航空設(shè)備互聯(lián)總線。該總線標(biāo)準(zhǔn)由Collins公司制定，主要用于該公司產(chǎn)品的互聯(lián)。該總線電氣接口采用RS422A標(biāo)準(zhǔn)，數(shù)據(jù)格式自定義。由于該標(biāo)準(zhǔn)非國(guó)際或國(guó)家標(biāo)準(zhǔn)，因此在設(shè)計(jì)的產(chǎn)品與Collins公司的機(jī)載設(shè)備存在互聯(lián)時(shí)，沒有相應(yīng)的總線解碼芯片可以使用，因此需要設(shè)計(jì)一種CSDB總線的解碼電路，完成CSDB協(xié)議的處理。 發(fā)明內(nèi)容本實(shí)用新型所要解決的技術(shù)問(wèn)題是針對(duì)的CSDB總線標(biāo)準(zhǔn)(非國(guó)際或國(guó)家標(biāo)準(zhǔn))，提供一種CSDB總線的解碼電路，用于完成CSDB協(xié)議的處理。本實(shí)用新型的技術(shù)方案使用FPGA來(lái)實(shí)現(xiàn)CSDB協(xié)議解碼方法，采用“RS422A驅(qū)動(dòng)芯片+FPGA”的方式來(lái)實(shí)現(xiàn)CSDB總線解碼電路。其中RS422A驅(qū)動(dòng)芯片實(shí)現(xiàn)電平的轉(zhuǎn)換，F(xiàn)PGA實(shí)現(xiàn)CSDB協(xié)議處理。具體為一種CSDB總線解碼電路，由RS422A接口芯片I及FPGA芯片2組成；所述RS422A接口芯片I輸入端與信號(hào)輸入設(shè)備連接，輸出端連接于FPGA2上；所述FPGA芯片2由422解碼模塊21、CSDB總線協(xié)議處理模塊22、控制寄存器23、狀態(tài)寄存器24及數(shù)據(jù)寄存器25組成；所述CSDB總線協(xié)議處理模塊22包括同步識(shí)別模塊221、地址識(shí)別模塊222、數(shù)據(jù)計(jì)數(shù)模塊223 ;所述控制寄存器23包括速率控制寄存器231、通道狀態(tài)設(shè)置寄存器232、校驗(yàn)方式設(shè)置寄存器233、信息塊長(zhǎng)設(shè)置寄存器234、信息塊地址設(shè)置寄存器235 ；所述422解碼模塊21用于將串行數(shù)據(jù)解碼成數(shù)據(jù)單元，所述CSDB總線協(xié)議處理模塊22用于CSDB總線協(xié)議的處理；所述控制寄存器23用于控制422解碼模塊21的解碼方式以及CSDB總線協(xié)議處理模塊22的處理方式；所述狀態(tài)寄存器24用于輸出422解碼模塊21、CSDB總線協(xié)議處理模塊22的狀態(tài)信息；所述數(shù)據(jù)寄存器25用于存放CSDB總線協(xié)議處理模塊22的處理結(jié)果；所述速率控制寄存器231、通道狀態(tài)設(shè)置寄存器232、校驗(yàn)方式設(shè)置寄存器233分別與422解碼模塊21連接，所述信息塊長(zhǎng)設(shè)置寄存器234、信息快地址設(shè)置寄存器235及數(shù)據(jù)寄存器25分別與CSDB總線協(xié)議處理模塊22連接，所述CSDB總線協(xié)議處理模塊22還與422解碼模塊21連接；所有寄存器均通過(guò)并行總線3與外部處理器連接。本實(shí)用新型的有益效果本實(shí)用新型采用“RS422A驅(qū)動(dòng)芯片+FPGA”來(lái)實(shí)現(xiàn)CSDB協(xié)議解碼，可以有效地減輕了處理器的負(fù)擔(dān)，在多通道CSDB總線使用時(shí)，使用FPGA可以集成多通道的解碼電路，大大減少產(chǎn)品的體積。
圖I為本實(shí)用新型電路原理框圖。圖2為本實(shí)用新型FPGA實(shí)現(xiàn)部分的工作流程圖。其中，1-RS422A接口芯片，2-FPGA芯片，21-422解碼模塊，22-CSDB總線協(xié)議處理模塊，221-同步識(shí)別模塊、222-地址識(shí)別模塊、223-數(shù)據(jù)計(jì)數(shù)模塊，23-控制寄存器，231-速率控制寄存器，232-通道狀態(tài)設(shè)置寄存器，233-校驗(yàn)方式設(shè)置寄存器，234-信息塊長(zhǎng)設(shè)置寄存器，235-信息塊地址設(shè)置寄存器，24-狀態(tài)寄存器，25-數(shù)據(jù)寄存器，3-并行總線。
具體實(shí)施方式
下面通過(guò)具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說(shuō)明解碼電路由FPGA和RS422A驅(qū)動(dòng)芯片組成，根據(jù)CSDB總線波特率選擇RS422A驅(qū)動(dòng)芯片。如圖I所示，一種CSDB總線解碼電路，由RS422A接口芯片I及FPGA芯片2組成；所述RS422A接口芯片I輸入端與信號(hào)輸入設(shè)備連接，輸出端連接于FPGA2上；所述FPGA芯片2包括422解碼模塊21、CSDB總線協(xié)議處理模塊22、控制寄存器23、狀態(tài)寄存器24及數(shù)據(jù)寄存器25組成，所述控制寄存器23包括速率控制寄存器231、通道狀態(tài)設(shè)置寄存器232、校驗(yàn)方式設(shè)置寄存器233、信息塊長(zhǎng)設(shè)置寄存器234、信息塊地址設(shè)置寄存器235 ；所述422解碼模塊21用于將串行數(shù)據(jù)解碼成數(shù)據(jù)單元，所述CSDB總線協(xié)議處理模塊22用于CSDB總線協(xié)議的處理；所述控制寄存器23用于控制422解碼模塊21的解碼方式以及CSDB總線協(xié)議處理模塊22的處理方式；所述狀態(tài)寄存器24用于輸出422解碼模塊21、CSDB總線協(xié)議處理模塊22的狀態(tài)信息；所述數(shù)據(jù)寄存器25用于存放CSDB總線協(xié)議處理模塊22的處理結(jié)果；所述速率控制寄存器231、通道狀態(tài)設(shè)置寄存器232、校驗(yàn)方式設(shè)置寄存器233分別與422解碼模塊21連接，所述信息塊長(zhǎng)設(shè)置寄存器234、信息快地址設(shè)置寄存器235及數(shù)據(jù)寄存器25分別與CSDB總線協(xié)議處理模塊22連接，所述CSDB總線協(xié)議處理模塊22還與422解碼模塊21連接；所有寄存器均通過(guò)并行總線3與外部處理器連接。下面通過(guò)具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說(shuō)明，解碼方法按圖2描述，在FPGA中采用硬件描述語(yǔ)言實(shí)現(xiàn)在FPGA中實(shí)現(xiàn)422解碼模塊21，422解碼模塊21具備波特率設(shè)置、校驗(yàn)方式設(shè)置、總線長(zhǎng)時(shí)間無(wú)數(shù)據(jù)判斷設(shè)置，正確解碼后的數(shù)據(jù)輸出(序號(hào)a)，同步輸出一個(gè)狀態(tài)脈沖(序號(hào)b)；在FPGA中實(shí)現(xiàn)同步識(shí)別模塊221，同步在檢測(cè)到序號(hào)4的正脈沖后，獲取數(shù)據(jù)，判斷數(shù)據(jù)是否為0xA5，如果是，則計(jì)數(shù)器累加，否則清零。當(dāng)連續(xù)接收到η (信息塊長(zhǎng)寄存器設(shè)置234)個(gè)以上時(shí)，輸出同步復(fù)位脈沖(序號(hào)C，復(fù)位為低電平，否則為高電平)；序號(hào)c為低電平時(shí)，關(guān)閉地址識(shí)別模塊222和數(shù)據(jù)計(jì)數(shù)模塊223，序號(hào)c為高電平或一個(gè)信息塊接收完畢后，首先由地址識(shí)別模塊222對(duì)復(fù)位后收到的第一個(gè)數(shù)據(jù)進(jìn)行地址識(shí)別，根據(jù)圖I中塊地址區(qū)中設(shè)置的地址確定當(dāng)前信息塊數(shù)據(jù)存放的首地址，同時(shí)輸出信息塊接收開始脈沖(序號(hào)d)；數(shù)據(jù)計(jì)數(shù)模塊223根據(jù)設(shè)置的數(shù)據(jù)塊長(zhǎng)度n，每次收到序號(hào)d脈沖后，將步驟一輸出的數(shù)據(jù)連續(xù)取n個(gè)字節(jié)存放到圖I所示的數(shù)據(jù)區(qū)中，序號(hào)e為輸出的數(shù)據(jù)，序號(hào)f為寫脈沖，完成一個(gè)信息塊的接收和存儲(chǔ)后，等待下一個(gè)信息塊接受開始脈沖。CSDB解碼發(fā)放構(gòu)成的模塊，通過(guò)并行總線與外部的處理器接口。
權(quán)利要求1. 一種CSDB總線解碼電路，其特征在于，由RS422A接口芯片[I]及FPGA芯片[2]組成； 所述RS422A接口芯片[I]輸入端與信號(hào)輸入設(shè)備連接，輸出端連接于FPGA[2]上； 所述FPGA芯片[2]由422解碼模塊[21]、CSDB總線協(xié)議處理模塊[22]、控制寄存器[23]、狀態(tài)寄存器[24]及數(shù)據(jù)寄存器[25]組成； 所述CSDB總線協(xié)議處理模塊[22]包括同步識(shí)別模塊[221]、地址識(shí)別模塊[222]、數(shù)據(jù)計(jì)數(shù)模塊[223];所述控制寄存器[23]包括速率控制寄存器[231]、通道狀態(tài)設(shè)置寄存器[232]、校驗(yàn)方式設(shè)置寄存器[233]、信息塊長(zhǎng)設(shè)置寄存器[234]、信息塊地址設(shè)置寄存器[235]； 所述422解碼模塊[21]用于將串行數(shù)據(jù)解碼成數(shù)據(jù)單元，所述CSDB總線協(xié)議處理模塊[22]用于CSDB總線協(xié)議的處理；所述控制寄存器[23]用于控制422解碼模塊[21]的解碼方式以及CSDB總線協(xié)議處理模塊[22]的處理方式；所述狀態(tài)寄存器[24]用于輸出422解碼模塊[21]、CSDB總線協(xié)議處理模塊[22]的狀態(tài)信息；所述數(shù)據(jù)寄存器[25]用于存放CSDB總線協(xié)議處理模塊[22]的處理結(jié)果； 所述速率控制寄存器[231]、通道狀態(tài)設(shè)置寄存器[232]、校驗(yàn)方式設(shè)置寄存器[233]分別與422解碼模塊[21]連接，所述信息塊長(zhǎng)設(shè)置寄存器[234]、信息快地址設(shè)置寄存器[235]及數(shù)據(jù)寄存器[25]分別與CSDB總線協(xié)議處理模塊[22]連接，所述CSDB總線協(xié)議處理模塊[22]還與422解碼模塊[21]連接； 所有寄存器均通過(guò)并行總線[3]與外部處理器連接。
專利摘要本實(shí)用新型屬于航空電子技術(shù)類，涉及到一種CSDB總線解碼電路。由RS422A接口芯片[1]及FPGA芯片[2]組成；所述RS422A接口芯片[1]輸入端與信號(hào)輸入設(shè)備連接，輸出端連接于FPGA芯片[2]上；所述FPGA芯片[2]包括422解碼模塊[21]、CSDB總線協(xié)議處理模塊[22]、控制寄存器[23]、狀態(tài)寄存器[24]及數(shù)據(jù)寄存器[25]組成。本實(shí)用新型采用“RS422A驅(qū)動(dòng)芯片+FPGA”來(lái)實(shí)現(xiàn)CSDB協(xié)議解碼，可以有效地減輕了處理器的負(fù)擔(dān)，在多通道CSDB總線使用時(shí)，使用FPGA可以集成多通道的解碼電路，大大減少產(chǎn)品的體積。
文檔編號(hào)H04L1/00GK202364238SQ20112052315
公開日2012年8月1日 申請(qǐng)日期2011年12月14日 優(yōu)先權(quán)日2011年12月14日
發(fā)明者田軍, 車飛峰 申請(qǐng)人:陜西千山航空電子有限責(zé)任公司