專利名稱：網(wǎng)絡(luò)接口設(shè)備的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種網(wǎng)絡(luò)接口設(shè)備，主要用于終端設(shè)備與網(wǎng)絡(luò)的適配連接。
背景技術(shù)：
網(wǎng)絡(luò)開發(fā)平臺(tái)為解決網(wǎng)絡(luò)功能的開發(fā)提供了工具和載體，傳統(tǒng)的網(wǎng)絡(luò)開發(fā)平臺(tái)設(shè)計(jì)一般采用專用芯片或者基于軟件方式實(shí)現(xiàn)，前者一般以網(wǎng)絡(luò)處理芯片為中心，通過配置芯片內(nèi)部寄存器的方式實(shí)現(xiàn)，后者通常以高級(jí)語言編程的方式完成，上述方案很難同時(shí)兼顧運(yùn)算性能和設(shè)計(jì)靈活性兩方面的要求。目前常見的開發(fā)平臺(tái)的實(shí)現(xiàn)架構(gòu)主要有X86架構(gòu)、ASIC (Application Specific Integrated Circuit，專用集成電路)架構(gòu)、NP (Network Processor，網(wǎng)絡(luò)處理器)架構(gòu)。X86架構(gòu)以處理器為中心，網(wǎng)卡作為網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)闹修D(zhuǎn)站，網(wǎng)卡和主機(jī)通過 PCI (Peripheral Component Interconnect)總線傳輸數(shù)據(jù)。開發(fā)者編寫高級(jí)語言程序?qū)崿F(xiàn)網(wǎng)絡(luò)數(shù)據(jù)處理功能，以CPU為中心的軟件處理方式限制了運(yùn)算性能。ASIC架構(gòu)以集成在網(wǎng)卡中的專用集成網(wǎng)絡(luò)芯片為數(shù)據(jù)處理中心，它完成路由、 NAT (Network Address Translation,網(wǎng)絡(luò)地址轉(zhuǎn)換)、規(guī)則匹配等功能，減少了需要主機(jī)處理的功能，ASIC架構(gòu)是由硬件直接實(shí)現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)處理功能，處理速度高，但設(shè)計(jì)靈活性差。NP架構(gòu)實(shí)現(xiàn)和ASIC類似，也是將網(wǎng)絡(luò)數(shù)據(jù)處理芯片集成于網(wǎng)卡中，CPU只需完成一部分配置和檢測(cè)功能。NP架構(gòu)在每個(gè)網(wǎng)口都有一個(gè)網(wǎng)絡(luò)處理引擎(NPE)，它專門用于網(wǎng)絡(luò)數(shù)據(jù)流處理。
發(fā)明內(nèi)容因此，本實(shí)用新型針對(duì)目前網(wǎng)絡(luò)開發(fā)平臺(tái)難于兼顧運(yùn)算高性能和設(shè)計(jì)靈活性的不足，提供了一種同時(shí)兼顧運(yùn)算高性能和設(shè)計(jì)靈活性的在線可重構(gòu)網(wǎng)絡(luò)處理功能的網(wǎng)絡(luò)接口設(shè)備。本實(shí)用新型采用的技術(shù)方案為本實(shí)用新型網(wǎng)絡(luò)接口設(shè)備，其包括第一可編程控制器，為核心邏輯運(yùn)算器件；第二可編程控制器，所述第一可編程控制器經(jīng)由該第二可編程控制器與所連接終端通信，以建立所述第一可編程控制器與終端的連接；網(wǎng)絡(luò)接口模塊，連接所述第一可編程控制器，用于第一可編程控制器與網(wǎng)絡(luò)的連接；配置模塊，連接所述第一可編程控制器并存儲(chǔ)有配置第一可編程控制器和第二可編程控制器的程序，以初始化第一可編程控制器和第二可編程控制器；以及存儲(chǔ)器，用于網(wǎng)絡(luò)連接臨時(shí)數(shù)據(jù)的存儲(chǔ)。依據(jù)上述結(jié)構(gòu)的網(wǎng)絡(luò)接口設(shè)備，采用獨(dú)立的第一可編程控制器，由它實(shí)現(xiàn)的網(wǎng)絡(luò)應(yīng)用邏輯直接由硬件來實(shí)現(xiàn)，有效的提高了網(wǎng)絡(luò)數(shù)據(jù)的處理效率；作為可編程器件，用戶可以根據(jù)需求完成硬件的邏輯開發(fā)，每次開發(fā)完成后直接下載到該器件中，提高設(shè)計(jì)的靈活性。對(duì)于第二可編程控制器，專用于通信控制；同時(shí)配置模塊便于實(shí)現(xiàn)在線配置第一可編程控制器，重構(gòu)第一可編程控制器的內(nèi)部電路，再現(xiàn)完成網(wǎng)絡(luò)應(yīng)用功能的重構(gòu)和升級(jí)。上述網(wǎng)絡(luò)接口設(shè)備，所述配置模塊為FLASH芯片。上述網(wǎng)絡(luò)接口設(shè)備，所述配置模塊包括配置FLASH芯片和代碼FLASH芯片。上述網(wǎng)絡(luò)接口設(shè)備，所述第二可編程控制器與終端連接的接口電路是PCI適配電路。上述網(wǎng)絡(luò)接口設(shè)備，所述PCI適配電路以及第一可編程控制器與第二可編程控制器間的通信的通信鏈路32位通信鏈路。上述網(wǎng)絡(luò)接口設(shè)備，所述存儲(chǔ)器包括一 SRAM模塊和一 DDR模塊。上述網(wǎng)絡(luò)接口設(shè)備，所述網(wǎng)絡(luò)接口模塊為連接到所述第一可編程控制器上MAC接口的HPY的模塊。上述網(wǎng)絡(luò)接口設(shè)備，還包括用于該網(wǎng)絡(luò)接口設(shè)備調(diào)試的JTAG調(diào)試模塊。
圖1為依據(jù)本實(shí)用新型技術(shù)方案的一種網(wǎng)絡(luò)接口設(shè)備的原理框圖。
具體實(shí)施方式
參照說明附圖1，其示出了一種網(wǎng)絡(luò)接口設(shè)備，其包括可編程器件A，為核心邏輯運(yùn)算器件；可編程器件B，所述可編程器件A經(jīng)由該可編程器件B與所連接終端通信，以建立所述可編程器件A與終端的連接；網(wǎng)絡(luò)接口模塊，連接所述可編程器件A，用于可編程器件A與網(wǎng)絡(luò)的連接；配置模塊，連接所述可編程器件A并存儲(chǔ)有配置可編程器件A和可編程器件B的程序，以初始化可編程器件A和可編程器件B ；以及存儲(chǔ)器，用于網(wǎng)絡(luò)連接臨時(shí)數(shù)據(jù)的存儲(chǔ)。關(guān)于可編程器件A，是實(shí)現(xiàn)網(wǎng)絡(luò)應(yīng)用硬件邏輯的核心載體，硬件邏輯完成網(wǎng)絡(luò)數(shù)據(jù)處理功能，包括數(shù)據(jù)包過濾規(guī)則的設(shè)置和數(shù)據(jù)包特征的提取等，該器件包含軟硬核處理器、 MAC核邏輯和存儲(chǔ)控制邏輯等模塊，其他外圍擴(kuò)展接口電路圍繞該器件連接?？删幊唐骷嗀 通過可編程器件B與主機(jī)通過PCI總線完成數(shù)據(jù)通信，可編程器件B專用于PCI通信控制?？删幊唐骷嗀周邊配置存儲(chǔ)器、配置模塊主要用來增強(qiáng)硬件邏輯設(shè)計(jì)的靈活性。較佳地，所述配置模塊為FLASH芯片，基于FLASH閃存存取比較快速，無噪音，散熱小，提高網(wǎng)絡(luò)接口設(shè)備的快速響應(yīng)和快速配置。進(jìn)一步地，所述配置模塊包括配置FLASH芯片和代碼FLASH芯片，其中代碼FLASH 存儲(chǔ)處理器指令代碼，配置FLASH存儲(chǔ)可編程器件硬件文件，用于上電配置可編程器件A和可編程器件B。所述配置FLASH模塊連接到可編程器件A和可編程器件B的配置引腳，存儲(chǔ)可編程器件的硬件邏輯描述文件，系統(tǒng)上電過程中，可編程器件將根據(jù)指定的配置模式從配置 FLASH中讀取硬件文件并完成可編程器件配置。[0035]所述代碼FLASH模塊連接到可編程器件A，用于存儲(chǔ)處理器指令代碼，在可編程器件A中，內(nèi)嵌軟硬核處理器，可用于執(zhí)行程序指令實(shí)現(xiàn)控制和算法功能。指令代碼可固化到代碼FLASH中，上電后處理器可從FLASH中讀取指令進(jìn)入運(yùn)行狀態(tài)實(shí)現(xiàn)數(shù)據(jù)處理功能。較佳地，所述可編程器件B與終端連接的接口電路是PCKPeripheral Component htercormect)適配電路，PCI總線是一種不依附于某個(gè)具體處理器的局部總線。從結(jié)構(gòu)上看，PCI是在CPU和原來的系統(tǒng)總線之間插入的一級(jí)總線，具體由一個(gè)橋接電路實(shí)現(xiàn)對(duì)這一層的管理，并實(shí)現(xiàn)上下之間的接口以協(xié)調(diào)數(shù)據(jù)的傳送。管理器提供了信號(hào)緩沖，使之能支持 10種外設(shè)，并能在高時(shí)鐘頻率下保持高性能。PCI總線也支持總線主控技術(shù)，允許智能設(shè)備在需要時(shí)取得總線控制權(quán)，以加速數(shù)據(jù)傳送。進(jìn)一步地，所述PCI適配電路以及可編程器件A與可編程器件B間的通信的通信鏈路32位通信鏈路，可編程器件B模塊完成與主機(jī)的PCI數(shù)據(jù)通信，主機(jī)端的PCI數(shù)據(jù)/ 地址總線寬度為32位，PCI時(shí)鐘頻率為33MHz/66MHz可選，與可編程器件A連接端數(shù)據(jù)總線寬度為32位，和PCI數(shù)據(jù)總線寬度一致。較佳地，所述存儲(chǔ)器包括一SRAM (Dynamic Random Access Memory)模塊和一 DDR (Double Data Rate)模塊，以增強(qiáng)硬件邏輯設(shè)計(jì)的靈活性。較佳地，所述網(wǎng)絡(luò)接口模塊為連接到所述可編程器件A上MAC (Medium Access Control)接口的HPY (物理層)的模塊，完成數(shù)字信號(hào)和電信號(hào)的轉(zhuǎn)換。還包括用于該網(wǎng)絡(luò)接口設(shè)備調(diào)試的JTAG (Joint Test Action Group)調(diào)試模塊， 主要用于芯片內(nèi)部測(cè)試?，F(xiàn)在多數(shù)的高級(jí)器件都支持JTAG協(xié)議，如DSP、FPGA器件等。標(biāo)準(zhǔn)的JTAG接口是4線TMS、TCK、TDI、TD0，分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。 相關(guān)JTAG引腳的定義為TCK為測(cè)試時(shí)鐘輸入；TDI為測(cè)試數(shù)據(jù)輸入，數(shù)據(jù)通過TDI引腳輸入JTAG接口 ；TDO為測(cè)試數(shù)據(jù)輸出，數(shù)據(jù)通過TDO引腳從JTAG接口輸出；TMS為測(cè)試模式選擇，TMS用來設(shè)置JTAG接口處于某種特定的測(cè)試模式；TRST為測(cè)試復(fù)位，輸入引腳，低電平有效。
權(quán)利要求1.一種網(wǎng)絡(luò)接口設(shè)備，其特征在于其包括第一可編程控制器，為核心邏輯運(yùn)算器件；第二可編程控制器，所述第一可編程控制器經(jīng)由該第二可編程控制器與所連接終端通信，以建立所述第一可編程控制器與終端的連接；網(wǎng)絡(luò)接口模塊，連接所述第一可編程控制器，用于第一可編程控制器與網(wǎng)絡(luò)的連接；配置模塊，連接所述第一可編程控制器并存儲(chǔ)有配置第一可編程控制器和第二可編程控制器的程序，以初始化第一可編程控制器和第二可編程控制器；以及存儲(chǔ)器，用于網(wǎng)絡(luò)連接臨時(shí)數(shù)據(jù)的存儲(chǔ)。
2.根據(jù)權(quán)利要求1所述的網(wǎng)絡(luò)接口設(shè)備，其特征在于所述配置模塊為FLASH芯片。
3.根據(jù)權(quán)利要求2所述的網(wǎng)絡(luò)接口設(shè)備，其特征在于所述配置模塊包括配置FLASH 芯片和代碼FLASH芯片。
4.根據(jù)權(quán)利要求1所述的網(wǎng)絡(luò)接口設(shè)備，其特征在于所述第二可編程控制器與終端連接的接口電路是PCI適配電路。
5.根據(jù)權(quán)利要求4所述的網(wǎng)絡(luò)接口設(shè)備，其特征在于所述PCI適配電路以及第一可編程控制器與第二可編程控制器間的通信的通信鏈路32位通信鏈路。
6.根據(jù)權(quán)利要求1所述的網(wǎng)絡(luò)接口設(shè)備，其特征在于所述存儲(chǔ)器包括一SRAM模塊和一 DDR模塊。
7.根據(jù)權(quán)利要求1所述的網(wǎng)絡(luò)接口設(shè)備，其特征在于所述網(wǎng)絡(luò)接口模塊為連接到所述第一可編程控制器上MAC接口的HPY的模塊。
8.根據(jù)權(quán)利要求1至7任一所述的網(wǎng)絡(luò)接口設(shè)備，其特征在于還包括用于該網(wǎng)絡(luò)接口設(shè)備調(diào)試的JTAG調(diào)試模塊。
專利摘要本實(shí)用新型公開了一種網(wǎng)絡(luò)接口設(shè)備，其包括第一可編程控制器，為核心邏輯運(yùn)算器件；第二可編程控制器，所述第一可編程控制器經(jīng)由該第二可編程控制器與所連接終端通信，以建立所述第一可編程控制器與終端的連接；網(wǎng)絡(luò)接口模塊，連接所述第一可編程控制器，用于第一可編程控制器與網(wǎng)絡(luò)的連接；配置模塊，連接所述第一可編程控制器并存儲(chǔ)有配置第一可編程控制器和第二可編程控制器的程序，以初始化第一可編程控制器和第二可編程控制器；以及存儲(chǔ)器，用于網(wǎng)絡(luò)連接臨時(shí)數(shù)據(jù)的存儲(chǔ)。本實(shí)用新型同時(shí)兼顧運(yùn)算高性能和設(shè)計(jì)靈活性的在線可重構(gòu)網(wǎng)絡(luò)處理功能。
文檔編號(hào)H04L29/10GK202094950SQ201120227658
公開日2011年12月28日 申請(qǐng)日期2011年6月30日 優(yōu)先權(quán)日2011年6月30日
發(fā)明者孫濤, 李志強(qiáng), 楊波, 陳貞翔 申請(qǐng)人:濟(jì)南大學(xué)