專利名稱：一種用于在cpri接口中切換時鐘的方法與設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種用于在CPRI接口中切換時鐘的技木。
背景技術(shù)：
現(xiàn)有的移動通信基站中，基帶處理単元(BBU)的調(diào)制解調(diào)器板(Modem board)和控制板(Controller board)，通常使用FPGA來實(shí)現(xiàn)CPRI接ロ，以傳輸用戶平臺和控制平臺的數(shù)據(jù)。從端CPRI接ロ的參考時鐘是來自鎖相環(huán)(PLL)設(shè)備的輸出。在初始階段，鎖相環(huán)設(shè)備以穩(wěn)定的參考時鐘。。—,ef運(yùn)行，該參考時鐘由本地晶體振蕩器提供。當(dāng)系統(tǒng)啟動吋，F(xiàn)PGA從端CPRI接ロ從接收到的控制板的高速串行數(shù)據(jù)流中恢復(fù)出恢復(fù)時鐘fM。Mf。隨后，調(diào)制解調(diào)器板中的CPU軟件向鎖相環(huán)設(shè)備寫入配置字，以將本地晶體振蕩器的參考時鐘も。。
切換至恢復(fù)時鐘Mf。調(diào)制解調(diào)器板和控制板的主從CPRI接ロ系統(tǒng)達(dá)到同步狀態(tài)。然而，由此將不可避免地引入?yún)⒖紩r鐘的抖動(JITTER)。此外，由于這兩個主從CPRI接ロ的時鐘域的頻率和相位不同，鎖相環(huán)的輸出時鐘也會改變。同吋，F(xiàn)PGA的并串-串并轉(zhuǎn)換器也將無法適應(yīng)這種改變，導(dǎo)致在時鐘切換后，該從端CPRI接ロ無法正常工作，該BBU系統(tǒng)的同步失敗。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種用于在CPRI接ロ中切換時鐘的方法與設(shè)備。根據(jù)本發(fā)明的ー個方面，提供了ー種在CPRI接口中進(jìn)行時鐘切換的方法，其中，該方法包括:a檢測從端CPRI接ロ的接ロ狀態(tài)；b當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，檢測恢復(fù)時鐘的狀態(tài)是否穩(wěn)定；c當(dāng)所述恢復(fù)時鐘的狀態(tài)穩(wěn)定，將待提供至鎖相環(huán)的參考時鐘從本地參考時鐘切換為所述恢復(fù)時鐘。根據(jù)本發(fā)明的另ー個方面，還提供了ー種在CPRI接口中進(jìn)行時鐘切換的切換設(shè)備，其中，該設(shè)備包括:接ロ檢測裝置，用于檢測從端CPRI接ロ的接ロ狀態(tài)；時鐘檢測裝置，用于當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，檢測恢復(fù)時鐘的狀態(tài)是否穩(wěn)定;時鐘切換裝置，用于當(dāng)所述恢復(fù)時鐘的狀態(tài)穩(wěn)定，將待提供至鎖相環(huán)的參考時鐘從本地參考時鐘切換為所述恢復(fù)時鐘。與現(xiàn)有技術(shù)相比，本發(fā)明在系統(tǒng)運(yùn)行吋，由FPGA自身檢測恢復(fù)時鐘，當(dāng)發(fā)現(xiàn)時鐘異常吋，及時切換時鐘，使得基站BBU模塊具有恢復(fù)能力，該鎖相環(huán)不會發(fā)生失鎖的情況，增強(qiáng)了時鐘系統(tǒng)的穩(wěn)定性。


通過閱讀參照以下附圖所作的對非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會變得更明顯:圖1示出根據(jù)本發(fā)明ー個方面的用于在CPRI接口中切換時鐘的設(shè)備示意圖；圖2示出根據(jù)本發(fā)明一個優(yōu)選實(shí)施例的用于在CPRI接口中切換時鐘的設(shè)備示意圖；圖3示出根據(jù)本發(fā)明另ー個方面的用于在CPRI接口中切換時鐘的方法流程圖。附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
具體實(shí)施例方式下面結(jié)合附圖對本發(fā)明作進(jìn)ー步詳細(xì)描述。圖1示出根據(jù)本發(fā)明ー個方面的用于在CPRI接口中切換時鐘的設(shè)備示意圖；切換設(shè)備I包括接ロ檢測裝置101、時鐘檢測裝置102和時鐘切換裝置103。其中，接ロ檢測裝置101檢測從端CPRI接ロ的接ロ狀態(tài)。具體地，該接ロ檢測裝置101檢測從端CPRI接ロ的接ロ狀態(tài)，如檢測該接ロ狀態(tài)是否為預(yù)定狀態(tài)，即，檢測該CPRI接ロ所對應(yīng)的FPGA中的串并-并串接ロ是否從接收到的控制板的高速串行數(shù)據(jù)流中恢復(fù)出恢復(fù)時鐘。當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，時鐘檢測裝置102檢測恢復(fù)時鐘是否穩(wěn)定。具體地，時鐘檢測裝置102根據(jù)接ロ檢測裝置101所檢測出的接ロ狀態(tài)，當(dāng)該接ロ狀態(tài)為預(yù)定狀態(tài)，即表明該串并-并串接ロ已經(jīng)成功從該高速串行數(shù)據(jù)流中恢復(fù)出恢復(fù)時鐘，該時鐘檢測裝置102隨即檢測該恢復(fù)時鐘是否穩(wěn)定。當(dāng)所述恢復(fù)時鐘的狀態(tài)穩(wěn)定吋，時鐘切換裝置103將參考時鐘從本地參考時鐘切換為所述恢復(fù)時鐘。具體地，當(dāng)該時鐘檢測裝置102檢測出該恢復(fù)時鐘的狀態(tài)穩(wěn)定，則該時鐘切換裝置103將參考時鐘從本地參考時鐘切換為該恢復(fù)時鐘。在此,該本地參考時鐘由本地晶體振蕩器生成；該參考時鐘為提供給鎖相環(huán)的參考時鐘。隨后，該鎖相環(huán)根據(jù)該參考時鐘，生成系統(tǒng)時鐘，并將該系統(tǒng)時鐘提供至該從端CPRI接ロ。優(yōu)選地，切換設(shè)備I還包括數(shù)據(jù)檢測裝置(未示出)，該數(shù)據(jù)檢測裝置檢測所述從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)；其中，當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，時鐘檢測裝置102結(jié)合所述數(shù)據(jù)接收狀態(tài)，檢測所述恢復(fù)時鐘是否穩(wěn)定。具體地，數(shù)據(jù)檢測裝置檢測該從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)，當(dāng)該數(shù)據(jù)接收狀態(tài)為正常狀態(tài)，或該數(shù)據(jù)接收的誤碼率在預(yù)定范圍之內(nèi)，表示該從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)正常，則隨后，時鐘檢測裝置102根據(jù)該從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)為正常，再結(jié)合接ロ檢測裝置101所檢測出的該從端CPRI接ロ的接ロ狀態(tài)為預(yù)定狀態(tài)，檢測該恢復(fù)時鐘是否穩(wěn)定；當(dāng)該恢復(fù)時鐘穩(wěn)定時，時鐘切換裝置103將參考時鐘從本地參考時鐘切換為所述恢復(fù)時鐘。優(yōu)選地，切換設(shè)備I還包括重置裝置(未示出)，該重置裝置根據(jù)所述參考時鐘的時鐘切換，重置所述從端CPRI接ロ所對應(yīng)的FPGA。具體地，重置裝置根據(jù)該參考時鐘的時鐘切換，重置該從端CPRI接ロ所對應(yīng)的FPGA，如重置該FPGA中的串并-并串轉(zhuǎn)換器，以重新接收來自控制板/CPRI主接ロ的高速數(shù)據(jù)流。例如，當(dāng)對該提供至鎖相環(huán)的參考時鐘進(jìn)行切換之后，該鎖相環(huán)所生成的系統(tǒng)時鐘也將變化，則重置裝置根據(jù)該變化后的系統(tǒng)時鐘，重置該CPRI接ロ所對應(yīng)的FPGA，隨后，該切換設(shè)備I再檢測從端CPRI接ロ的接ロ狀態(tài)所對應(yīng)的恢復(fù)時鐘；進(jìn)ー步地，該切換設(shè)備I檢測該從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)是否正常，若該接收狀態(tài)正常，則結(jié)束操作，若該接收狀態(tài)不正常，則該切換設(shè)備I重復(fù)執(zhí)行接ロ檢測裝置101、時鐘檢測裝置102和時鐘切換裝置103所執(zhí)行的操作。圖2示出根據(jù)本發(fā)明一個優(yōu)選實(shí)施例的用于在CPRI接口中切換時鐘的設(shè)備示意圖；該切換設(shè)備I包括所述從端CPRI接ロ所對應(yīng)的FPGA，如該FPGA中所包括的時鐘轉(zhuǎn)換控制器執(zhí)行該切換設(shè)備I如上所述的操作。如圖2所示，該時鐘轉(zhuǎn)換控制器檢測從端CPRI接ロ的接ロ狀態(tài)，當(dāng)該接ロ狀態(tài)為預(yù)定狀態(tài)，即表明該串井-井串接ロ已經(jīng)成功從該高速串行數(shù)據(jù)流中恢復(fù)出恢復(fù)時鐘frec_ref,該時鐘轉(zhuǎn)換控制器隨即檢測該恢復(fù)時鐘し。—M是否穩(wěn)定，并基于鎖相環(huán)的鎖定信號(Lock)，決定參考時鐘是否從本地參考時鐘f\。。切換為該恢復(fù)時鐘。如當(dāng)該時鐘轉(zhuǎn)換控制器決定將切換該參考時鐘fMf，則該時鐘轉(zhuǎn)換控制器輸出低電平信號，該參考時鐘fMf即從本地參考時鐘も。。M切換為該恢復(fù)時鐘fM。;若該時鐘轉(zhuǎn)換控制器決定仍然使用fMf，則該時鐘轉(zhuǎn)換控制器輸出高電平信號。圖3示出根據(jù)本發(fā)明ー個方面的用于在CPRI接口中切換時鐘的設(shè)備示意圖。在步驟SI中，切換設(shè)備I檢測從端CPRI接ロ的接ロ狀態(tài)。具體地，在步驟SI中，切換設(shè)備I檢測從端CPRI接ロ的接ロ狀態(tài)，如檢測該接ロ狀態(tài)是否為預(yù)定狀態(tài)，即，檢測該CPRI接ロ所對應(yīng)的FPGA中的串并-并串接ロ是否從接收到的控制板的高速串行數(shù)據(jù)流中恢復(fù)出恢復(fù)時鐘。當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，在步驟S2中，切換設(shè)備I檢測恢復(fù)時鐘是否穩(wěn)定。具體地，在步驟S2中，切換設(shè)備I根據(jù)在步驟SI中所檢測出的接ロ狀態(tài)，當(dāng)該接ロ狀態(tài)為預(yù)定狀態(tài)，即表明該串并-井串接ロ已經(jīng)成功從該高速串行數(shù)據(jù)流中恢復(fù)出恢復(fù)時鐘，在步驟S2中，切換設(shè)備I隨即檢測該恢復(fù)時鐘是否穩(wěn)定。當(dāng)所述恢復(fù)時鐘的狀態(tài)穩(wěn)定時，在步驟S3中，切換設(shè)備I將參考時鐘從本地參考時鐘切換為所述恢復(fù)時鐘。具體地，當(dāng)在步驟S2中，切換設(shè)備I檢測出該恢復(fù)時鐘的狀態(tài)穩(wěn)定，則在步驟S3中，切換設(shè)備I將參考時鐘從本地參考時鐘切換為該恢復(fù)時鐘。在此，該本地參考時鐘由本地晶體振蕩器生成；該參考時鐘為提供給鎖相環(huán)的參考時鐘。隨后，該鎖相環(huán)根據(jù)該參考時鐘，生成系統(tǒng)時鐘,并將該系統(tǒng)時鐘提供至該從端CPRI接ロ。優(yōu)選地，在步驟S4 (未示出)中，切換設(shè)備I檢測所述從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)；其中，當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，在步驟S2中，切換設(shè)備I結(jié)合所述數(shù)據(jù)接收狀態(tài)，檢測所述恢復(fù)時鐘是否穩(wěn)定。具體地，在步驟S4中，切換設(shè)備I檢測該從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)，當(dāng)該數(shù)據(jù)接收狀態(tài)為正常狀態(tài)，或該數(shù)據(jù)接收的誤碼率在預(yù)定范圍之內(nèi)，表示該從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)正常，則隨后，在步驟S2中，切換設(shè)備I根據(jù)該從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)為正常，再結(jié)合在步驟SI中所檢測出的該從端CPRI接ロ的接ロ狀態(tài)為預(yù)定狀態(tài)，檢測該恢復(fù)時鐘是否穩(wěn)定；當(dāng)該恢復(fù)時鐘穩(wěn)定時，在步驟S3中，切換設(shè)備I將參考時鐘從本地參考時鐘切換為所述恢復(fù)時鐘。優(yōu)選地，在步驟S5(未示出)中，切換設(shè)備I根據(jù)所述參考時鐘的時鐘切換，重置所述CPRI接ロ所對應(yīng)的FPGA。具體地，在步驟S5中，切換設(shè)備I根據(jù)該參考時鐘的時鐘切換，重置該CPRI接ロ所對應(yīng)的FPGA，如重置該FPGA中的串并-并串轉(zhuǎn)換器，以重新接收來自控制板/CPRI主接ロ的高速數(shù)據(jù)流。例如，當(dāng)對該提供至鎖相環(huán)的參考時鐘進(jìn)行切換之后，該鎖相環(huán)所生成的系統(tǒng)時鐘也將變化，則在步驟S5中，切換設(shè)備I根據(jù)該變化后的系統(tǒng)時鐘，重置該CPRI接ロ所對應(yīng)的FPGA，隨后，該切換設(shè)備I再檢測從端CPRI接ロ的接ロ狀態(tài)所對應(yīng)的恢復(fù)時鐘；進(jìn)ー步地，該切換設(shè)備I檢測該從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)是否正常，若該接收狀態(tài)正常，則結(jié)束操作，若該接收狀態(tài)不正常，則該切換設(shè)備I重復(fù)步驟S1、S2 和 S3。對于本領(lǐng)域技術(shù)人員而言，顯然本發(fā)明不限于上述示范性實(shí)施例的細(xì)節(jié)，而且在不背離本發(fā)明的精神或基本特征的情況下，能夠以其他的具體形式實(shí)現(xiàn)本發(fā)明。因此，無論從哪一點(diǎn)來看，均應(yīng)將實(shí)施例看作是示范性的，而且是非限制性的，本發(fā)明的范圍由所附權(quán)利要求而不是上述說明限定，因此g在將落在權(quán)利要求的等同要件的含義和范圍內(nèi)的所有變化涵括在本發(fā)明內(nèi)。不應(yīng)將權(quán)利要求中的任何附圖標(biāo)記視為限制所涉及的權(quán)利要求。此夕卜，顯然“包括” ー詞不排除其他単元或步驟，單數(shù)不排除復(fù)數(shù)。裝置權(quán)利要求中陳述的多個單元或裝置也可以由ー個單元或裝置通過軟件或者硬件來實(shí)現(xiàn)。第一，第二等詞語用來表示名稱，而并不表示任何特定的順序。
權(quán)利要求
1.ー種在CPRI接口中進(jìn)行時鐘切換的方法，其中，該方法包括: a檢測從端CPRI接ロ的接ロ狀態(tài)； b當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，檢測恢復(fù)時鐘的狀態(tài)是否穩(wěn)定；c當(dāng)所述恢復(fù)時鐘的狀態(tài)穩(wěn)定,將待提供至鎖相環(huán)的參考時鐘從本地參考時鐘切換為所述恢復(fù)時鐘。
2.根據(jù)權(quán)利要求1所述的方法，其中，該方法還包括: -檢測所述從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)； 其中，所述步驟b包括: -當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，結(jié)合所述數(shù)據(jù)接收狀態(tài)，檢測所述恢復(fù)時鐘是否穩(wěn)定。
3.根據(jù)權(quán)利要求1或2所述的方法，其中，該方法還包括: -根據(jù)所述參考時鐘的時鐘切換，重置所述從端CPRI接ロ所對應(yīng)的FPGA。
4.根據(jù)權(quán)利要求1至3所述的方法，其中，該方法由所述從端CPRI接ロ所對應(yīng)的FPGA執(zhí)行。
5.ー種在CPRI接口中進(jìn)行時鐘切換的切換設(shè)備，其中，該設(shè)備包括: 接ロ檢測裝置，用于檢測從端CPRI接ロ的接ロ狀態(tài)； 時鐘檢測裝置，用于當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，檢測恢復(fù)時鐘的狀態(tài)是否穩(wěn)定； 時鐘切換裝置，用于當(dāng)所述恢復(fù)時鐘的狀態(tài)穩(wěn)定，將待提供至鎖相環(huán)的參考時鐘從本地參考時鐘切換為所述恢復(fù)時鐘。
6.根據(jù)權(quán)利要求1所述的切換設(shè)備，其中，該設(shè)備還包括: 數(shù)據(jù)檢測裝置，用于檢測所述從端CPRI接ロ的數(shù)據(jù)接收狀態(tài)； 其中，所述時鐘檢測裝置用干: -當(dāng)所述接ロ狀態(tài)為預(yù)定狀態(tài)，結(jié)合所述數(shù)據(jù)接收狀態(tài)，檢測所述恢復(fù)時鐘是否穩(wěn)定。
7.根據(jù)權(quán)利要求5或6所述的切換設(shè)備，其中，該設(shè)備還包括: 重置裝置，用于根據(jù)所述參考時鐘的時鐘切換，重置所述從端CPRI接ロ所對應(yīng)的FPGA。
8.根據(jù)權(quán)利要求5至7所述的切換設(shè)備，其中，該設(shè)備包括所述從端CPRI接ロ所對應(yīng)的 FPGA。
全文摘要
本發(fā)明的目的是提供一種用于在CPRI接口中切換時鐘的方法與設(shè)備；通過檢測從端CPRI接口的接口狀態(tài)；當(dāng)所述接口狀態(tài)為預(yù)定狀態(tài)，檢測恢復(fù)時鐘的狀態(tài)是否穩(wěn)定；當(dāng)所述恢復(fù)時鐘的狀態(tài)穩(wěn)定，將待提供至鎖相環(huán)的參考時鐘從本地參考時鐘切換為所述恢復(fù)時鐘。與現(xiàn)有技術(shù)相比，本發(fā)明在系統(tǒng)運(yùn)行時，由FPGA自身檢測恢復(fù)時鐘，當(dāng)發(fā)現(xiàn)時鐘異常時，及時切換時鐘，使得基站BBU模塊具有恢復(fù)能力，該鎖相環(huán)不會發(fā)生失鎖的情況，增強(qiáng)了時鐘系統(tǒng)的穩(wěn)定性。
文檔編號H04W56/00GK103139899SQ20111039064
公開日2013年6月5日 申請日期2011年11月30日 優(yōu)先權(quán)日2011年11月30日
發(fā)明者何虎剛, 周代彬 申請人:上海貝爾股份有限公司