專利名稱：Profibus-dp現(xiàn)場總線主站通信設(shè)備的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于自動控制技術(shù)領(lǐng)域，具體涉及一種基于嵌入式微處理器和ASIC 芯片的PR0FIBUS-DP主站通信設(shè)備。
背景技術(shù)：
PR0FIBUS是一種國際化、開放式、不依賴于設(shè)備生產(chǎn)商的現(xiàn)場總線標(biāo)準(zhǔn)，廣泛應(yīng)用于制造業(yè)自動化、流程工業(yè)自動化和樓宇、交通、電力等領(lǐng)域，其中PR0FIBUS-DP是一種高速低成本通信標(biāo)準(zhǔn)，多用于設(shè)備級控制系統(tǒng)分散式I/O的通信。目前在國內(nèi)PR0FIBUS-DP總線技術(shù)的應(yīng)用與開發(fā)已經(jīng)比較廣泛，PR0FIBUS雖然協(xié)議公開，但技術(shù)封閉，核心技術(shù)被西門子等少數(shù)幾家國外公司控制。因此導(dǎo)致國內(nèi)基于DP 總線的智能設(shè)備發(fā)展比較緩慢，而且存在從站產(chǎn)品多，主站產(chǎn)品少；二次開發(fā)多，掌握核心技術(shù)少等問題。由于PR0FIBUS-DP網(wǎng)絡(luò)中必須要有一個主站進(jìn)行通信控制，國內(nèi)廠家開發(fā)設(shè)計的DP智能設(shè)備一般是掛接在西門子等國外廠商的DP主站下方能工作運(yùn)行。目前，開發(fā)PR0FIBUS-DP主站設(shè)備主要有以下幾種可行的方案(1)軟件PR0FIBUS-DP主站。該方案由軟件來實(shí)現(xiàn)PR0FIBUS-DP物理層以上的所有協(xié)議，在微處理器中運(yùn)行完整的協(xié)議棧。由于目前大多數(shù)CPU都帶有UART 口，只需外加一個RS485收發(fā)器即可實(shí)現(xiàn)DP協(xié)議的物理層，在此基礎(chǔ)上實(shí)現(xiàn)DP協(xié)議的數(shù)據(jù)鏈路層、用戶接口層等。該方案雖然硬件簡單、成本低廉，但軟件設(shè)計的任務(wù)非常繁復(fù)，可靠性難以保證， 且達(dá)不到較高的通信速率，一般處理器片上UART的理論極限速率在1. 5Mbps左右，加上數(shù)據(jù)鏈路層及用戶接口層的功能，實(shí)際的極限速率預(yù)計只有達(dá)到幾百Kbps，與DP協(xié)議支持的 12Mbps速率相差甚遠(yuǎn)，降低了通信的性能，限制了設(shè)備的應(yīng)用場合。和利時公司基于這種方案實(shí)現(xiàn)了 PR0FIBUS-DP主站，但受到通信速率的限制，應(yīng)用一直難以推廣。(2)基于嵌入式主站模塊二次開發(fā)。該方案是開發(fā)PR0FIBUS-DP主站采用最多的一種。嵌入式主站模塊內(nèi)部已經(jīng)集成ASIC芯片和固化程序。開發(fā)者購買嵌入式模塊并在其基礎(chǔ)上作二次開發(fā)。該方案開發(fā)難度和開發(fā)風(fēng)險都大大減少，開發(fā)周期縮減，但是目前市場上已有的嵌入式主站模塊基本上被西門子等國外公司壟斷，采用這種方案需要購買它們的嵌入式模塊，開發(fā)成本大且在技術(shù)上受制于人，并沒有真正掌握PR0FIBUS-DP主站的核心技術(shù)。國內(nèi)大多數(shù)廠商的DP主站產(chǎn)品都是基于這種方案，產(chǎn)品成本居高不下。(3) ASIC芯片外加擴(kuò)展固件程序。該方案由ASIC芯片實(shí)現(xiàn)PR0FIBUS-DP協(xié)議數(shù)據(jù)鏈路層的介質(zhì)訪問控制功能，數(shù)據(jù)鏈路層的其他功能和用戶接口層的功能由微處理器運(yùn)行其擴(kuò)展固件程序?qū)崿F(xiàn)。該方案的硬件方案比第一種方案復(fù)雜，由于ASIC芯片的使用，該方案可以達(dá)到較高的通信速率(最高12Mbps)，能夠充分發(fā)揮PR0FIBUS-DP總線的速度優(yōu)勢， 性能穩(wěn)定可靠，且剔除了使用國外技術(shù)的額外成本，產(chǎn)品成本相對低廉。但是目前，國外芯片供貨商限制了芯片配套固件程序的開放，不出售固件，因此采用這種方案要由開發(fā)人員自行設(shè)計硬件接口電路并編寫固件程序及上層軟件，需要開發(fā)者對芯片及DP協(xié)議都非常熟悉，開發(fā)難度極大。目前市場上尚無國內(nèi)廠商基于此方案開發(fā)成功的性能穩(wěn)定可靠的主站廣品。
實(shí)用新型內(nèi)容本實(shí)用新型要解決的技術(shù)問題是提供一種可以實(shí)現(xiàn)PR0FIBUS-DP協(xié)議棧中1類主站功能的PR0FIBUS-DP主站通信設(shè)備。為達(dá)到上述目的，本實(shí)用新型采用的技術(shù)方案是一種PR0FIBUS-DP現(xiàn)場總線主站通信設(shè)備，包括嵌入式微處理器及其包括非易失存儲器在內(nèi)的外圍電路、ASIC芯片、雙口 RAM和靜態(tài)存儲器，ASIC芯片通過RS485接口電路連接PR0FIBUS-DP總線，其特征在于 所述嵌入式微處理器及其外圍電路、雙口 RAM連接在3. 3V總線，雙口 RAM —端接口與微處理器及其外圍電路連接，另一端接口供用戶使用；ASIC芯片和靜態(tài)存儲器連接在5V總線； 3. 3V總線與5V總線之間設(shè)置復(fù)雜可編程邏輯器件實(shí)現(xiàn)電平轉(zhuǎn)換和總線仲裁。所述ASIC芯片與RS485接口電路之間設(shè)置有光耦隔離芯片。所述嵌入式微處理器外圍電路還包括通過微處理器的通用異步串行接口轉(zhuǎn)接 RS232 串 Π。所述嵌入式微處理器外圍電路還包括通過微處理器的I/O連接LED。所述嵌入式微處理器外圍電路還包括通過微處理器的I/O連接看門狗芯片。以上所述嵌入式微處理器是嵌入式ARM微處理器。以上所述ASIC芯片是ASPC2芯片。本實(shí)用新型使用ASIC芯片連接PR0FIBUS-DP總線可實(shí)現(xiàn)PR0FIBUS-DP主站高速率及可靠性能，同時使用嵌入式微處理器可實(shí)現(xiàn)PR0FIBUS-DP主站的數(shù)據(jù)鏈路層功能，并在此基礎(chǔ)上實(shí)現(xiàn)完整的DP主站協(xié)議棧。其中用戶接口層和DDLM層按照PR0FIBUS-DP標(biāo)準(zhǔn)提供的狀態(tài)機(jī)描述開發(fā)，ASPC2芯片驅(qū)動程序根據(jù)西門子提供的ASPC2芯片手冊結(jié)合 PR0FIBUS-DP標(biāo)準(zhǔn)進(jìn)行開發(fā)，即可實(shí)現(xiàn)ASPC2原配套固件程序的功能。本實(shí)用新型的優(yōu)點(diǎn)在于采用ASIC芯片保證PR0FIBUS-DP總線的通信速率，工作穩(wěn)定可靠；采用32位微處理器，相比國外同類產(chǎn)品采用16位單片機(jī)運(yùn)行速度高30%以上； 并利用復(fù)雜可編程邏輯器使微處理器與ASIC芯片之間共享數(shù)據(jù)，降低了開發(fā)成本，解決了對國外廠商的依賴，具備高性能、低成本、工作穩(wěn)定可靠的特點(diǎn)。

圖1是本實(shí)用新型的硬件設(shè)計框圖；圖2是ASPC2與ARM處理器接口電路設(shè)計圖；圖3是微處理器和ASIC芯片共享靜態(tài)存儲器數(shù)據(jù)的工作流程框圖。
具體實(shí)施方式
以下結(jié)合附圖和具體實(shí)施例對本實(shí)用新型作進(jìn)一步說明。本實(shí)施例采用的硬件芯片型號如下嵌入式微處理器=Atmel公司的ARM7嵌入式處理器AT91R40008 (CPU)；ASIC芯片西門子公司的PR0FIBUS主站協(xié)議芯片ASPC2 ；雙口RAM :IDT 公司的 IDT70V05 (8KX 8bit)；[0026]非易失存儲器(NorFlash) :SST 公司的 SST39VF1601 (1MX 16bit)；復(fù)雜可編程邏輯器件(CPLD) =Xilinx公司的XC95144XL ；靜態(tài)存儲器(SRAM):Cypress 公司的 CY7C1041BQ56KX16bit)；光耦隔離芯片HCPL7721及 HCPL0601 ；RS485 接口芯片SN75176BD ； RS232 接口 芯片MAX3232?？撮T狗芯片X25043。圖1是本實(shí)用新型的硬件設(shè)計框圖。如圖1所示，一種PR0FIBUS-DP現(xiàn)場總線主站通信設(shè)備，包括嵌入式微處理器及其包括非易失存儲器在內(nèi)的外圍電路、ASIC芯片、雙口 RAM和靜態(tài)存儲器，ASIC芯片通過RS485接口電路連接PR0FIBUS-DP總線，其特征在于所述嵌入式微處理器及其外圍電路、雙口 RAM連接在3. 3V總線，雙口 RAM—端接口與微處理器及其外圍電路連接，另一端接口供用戶使用；ASIC芯片、靜態(tài)存儲器連接在5V總線；3. 3V 總線與5V總線之間設(shè)置復(fù)雜可編程邏輯器件實(shí)現(xiàn)電平轉(zhuǎn)換和總線仲裁。為了避免DP 口通訊電路和ASPC2等數(shù)字電路相互間發(fā)生干擾，ASIC芯片與RS485 接口電路之間設(shè)置有光耦隔離芯片。嵌入式微處理器外圍電路還包括通過微處理器的UART轉(zhuǎn)接RS232串口。嵌入式微處理器外圍電路還包括通過微處理器的I/O連接LED。嵌入式微處理器外圍電路還包括通過微處理器的I/O連接看門狗芯片。AT91R40008ARM處理器作為硬件設(shè)計中的核心CPU，在其上編寫并運(yùn)行相應(yīng)的固件程序控制ASPC2實(shí)現(xiàn)PR0FIBUS-DP主站協(xié)議棧中的FDL層功能。ASPC2上CMOS電平的串行接口通過電平轉(zhuǎn)換芯片SN75176BD轉(zhuǎn)換為符合PR0FIBUS-DP協(xié)議物理層規(guī)范的RS485電平。ARM處理器片上的通用異步串行接口(UART)通過芯MAX3232轉(zhuǎn)換為RS232電平，可與PC機(jī)上的串口進(jìn)行通信，用于進(jìn)行組態(tài)下載。另外，3. 3V總線上掛接一片IDT07V05雙口 RAM，作為用戶操作接口，用于二次開發(fā)。4個LED燈直接與ARM的I/O 口相連，分別用于指示DP主站通信設(shè)備的工作狀態(tài)、組態(tài)狀態(tài)，網(wǎng)絡(luò)狀態(tài)及令牌狀態(tài)等四種信息。硬件方案中的非易失存儲器(Nor Flash)用于實(shí)現(xiàn)程序固化及組態(tài)文件存儲等功能。采用一片靜態(tài)存儲器(SRAM)實(shí)現(xiàn)ARM處理器和ASPC2的數(shù)據(jù)交互，ARM處理器和 ASPC2通過CPLD實(shí)現(xiàn)總線仲裁分時占用SRAM數(shù)據(jù)、地址、控制總線，實(shí)現(xiàn)對SRAM數(shù)據(jù)的共享訪問。ASPC2與AT91R40008處理器之間通過SRAM交換數(shù)據(jù)，這三者之間連接在一條系統(tǒng)總線上。AT91R40008可以訪問SRAM和ASPC2內(nèi)部寄存器，ASPC2也可以訪問SRAM。這部分電路設(shè)計主要考慮兩個部分一部分是AT91R40008與ASPC2和存儲器之間的電平轉(zhuǎn)換，另一部分是AT91R40008，ASPC2和SRAM三者之間的連接方式。AT91R40008是3. 3V供電，ASPC2和SRAM都是5V供電，兩者之間需要通過電平轉(zhuǎn)換電路轉(zhuǎn)接。ASPC2和AT91R40008之間通過共享存儲器方式連接。這種方式下AT91R40008負(fù)責(zé)總線仲裁。ASPC2擁有一組總線請求信號HOLD和H0LDA。由于AT91R40008的擴(kuò)展總線接口沒有總線仲裁機(jī)制，使用這種連接方式必須借助輔助電路實(shí)現(xiàn)總線仲裁。圖2是ASPC2與ARM處理器接口電路設(shè)計圖。如圖2所示，上述的電平轉(zhuǎn)換和總線仲裁功能由一片復(fù)雜可編程邏輯器件(CPLD)即可實(shí)現(xiàn)。
5[0044]AT91R40008通過CPLD電路和SRAM與ASPC2以共享存儲器連接方式連接。ASPC2的 HOLD信號作為AT91R40008的IRQ中斷輸入信號。ASPC2在需要訪問SRAM時激活HOLD信號， AT91R40008隨即進(jìn)入中斷服務(wù)子程序，關(guān)閉CPLD總線輸出并給出HOLDA信號。AT91R40008 外部總線處于高阻狀態(tài)，這相當(dāng)于AT91R40008釋放了系統(tǒng)總線。ASPC2完成SRAM的訪問后解除HOLD信號的激活，AT91R40008退出中斷服務(wù)子程序，開啟所有CPLD的輸出并停止給出HOLDA信號。這相當(dāng)于AT91R40008又獲得了系統(tǒng)總線的控制權(quán)。AT91R40008和ASPC2 共享SRAM數(shù)據(jù)的工作流程如圖3所示。本實(shí)用新型實(shí)現(xiàn)PR0FIBUS-DP協(xié)議棧中1類主站功能。物理層由RS485硬件接口電路實(shí)現(xiàn)。數(shù)據(jù)鏈路層分為FDL服務(wù)，F(xiàn)MA1/2服務(wù)和媒介訪問控制三部分，媒介訪問控制部分功能由ASPC2實(shí)現(xiàn)，即ASPC2是媒介訪問控制器，ASPC2驅(qū)動程序負(fù)責(zé)實(shí)現(xiàn)對ASPC2的管理和控制，數(shù)據(jù)鏈路層中的FDL服務(wù)，F(xiàn)MA1/2服務(wù)則基于ASPC2驅(qū)動程序?qū)崿F(xiàn)。用戶層分為用戶，用戶接口(User Interface)和 DDLM (Direct Data Linker Map)三個部分，DDLM 及用戶接口層由運(yùn)行于ARM處理器上的軟件實(shí)現(xiàn)。PR0FIBUS-DP主站通信設(shè)備的所有軟件均運(yùn)行于ARM處理器上。包括用戶接口層， DDLM層，F(xiàn)DL層，F(xiàn)MA1/2層和ASPC2驅(qū)動層，其中用戶層的用戶部分由主站用戶完成。用戶接口層，DDLM層按照PR0FIBUS-DP標(biāo)準(zhǔn)提供的狀態(tài)機(jī)描述開發(fā)，F(xiàn)DL層，F(xiàn)MA1/2層按照 PR0FIBUS-DP標(biāo)準(zhǔn)提供的服務(wù)描述開發(fā)，ASPC2驅(qū)動軟件根據(jù)西門子提供的ASPC2芯片手冊結(jié)合PR0FIBUS-DP標(biāo)準(zhǔn)進(jìn)行開發(fā)，即可實(shí)現(xiàn)ASPC2原配套固件程序的功能。
權(quán)利要求1.一種PR0FIBUS-DP現(xiàn)場總線主站通信設(shè)備，包括嵌入式微處理器及其包括非易失存儲器在內(nèi)的外圍電路、ASIC芯片、雙口 RAM和靜態(tài)存儲器，ASIC芯片通過RS485接口電路連接PR0FIBUS-DP總線，其特征在于所述嵌入式微處理器及其外圍電路、雙口 RAM連接在 3. 3V總線，雙口 RAM —端接口與微處理器及其外圍電路連接，另一端接口供用戶使用；ASIC 芯片和靜態(tài)存儲器連接在5V總線；3. 3V總線與5V總線之間設(shè)置復(fù)雜可編程邏輯器件實(shí)現(xiàn)電平轉(zhuǎn)換和總線仲裁。
2.根據(jù)權(quán)利要求1所述的PR0FIBUS-DP現(xiàn)場總線主站通信設(shè)備，其特征在于所述 ASIC芯片與RS485接口電路之間設(shè)置有光耦隔離芯片。
3.根據(jù)權(quán)利要求1所述的PR0FIBUS-DP現(xiàn)場總線主站通信設(shè)備，其特征在于所述嵌入式微處理器外圍電路還包括通過微處理器的通用異步串行接口轉(zhuǎn)接RS232串口。
4.根據(jù)權(quán)利要求1所述的PR0FIBUS-DP現(xiàn)場總線主站通信設(shè)備，其特征在于所述嵌入式微處理器外圍電路還包括通過微處理器的I/O連接LED。
5.根據(jù)權(quán)利要求1所述的PR0FIBUS-DP現(xiàn)場總線主站通信設(shè)備，其特征在于所述嵌入式微處理器外圍電路還包括通過微處理器的I/O連接看門狗芯片。
6.根據(jù)權(quán)利要求1所述的PR0FIBUS-DP現(xiàn)場總線主站通信設(shè)備，其特征在于所述嵌入式微處理器是嵌入式ARM微處理器。
7.根據(jù)權(quán)利要求1所述的PR0FIBUS-DP現(xiàn)場總線主站通信設(shè)備，其特征在于所述 ASIC芯片是ASPC2芯片。
專利摘要本實(shí)用新型涉及自動控制領(lǐng)域，公開了一種PROFIBUS-DP1類主站通信設(shè)備，包括嵌入式微處理器及其外圍電路、ASIC芯片、雙口RAM和靜態(tài)存儲器，ASIC芯片通過RS485接口電路連接PROFIBUS-DP總線，其特征在于嵌入式微處理器及其外圍電路、雙口RAM連接在3.3V總線，雙口RAM一端接口與微處理器及其外圍電路連接，另一端接口供用戶使用；ASIC芯片和靜態(tài)存儲器連接在5V總線；3.3V總線與5V總線之間設(shè)置CPLD實(shí)現(xiàn)電平轉(zhuǎn)換和總線仲裁。本實(shí)用新型采用ASIC芯片保證通信速率，利用CPLD使微處理器與ASIC芯片共享數(shù)據(jù)，降低了開發(fā)成本，具備高性能、低成本、工作穩(wěn)定可靠的特點(diǎn)。
文檔編號H04L12/40GK201974679SQ20102069538
公開日2011年9月14日 申請日期2010年12月30日 優(yōu)先權(quán)日2010年12月30日
發(fā)明者包偉華, 費(fèi)鵬, 趙勇, 鄔昌茂 申請人:上海自動化儀表股份有限公司