專利名稱：一種串口服務(wù)器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及協(xié)議轉(zhuǎn)換技術(shù)，特別涉及一種串口服務(wù)器。
背景技術(shù)：
基站動(dòng)環(huán)模擬量監(jiān)控的建設(shè)，對(duì)于全面提高基站的日常維護(hù)和管理效率具有重要的作用。具體來(lái)說(shuō)，即基站內(nèi)的各智能設(shè)備將自身的工作狀態(tài)等信息通過(guò)IP網(wǎng)絡(luò)實(shí)時(shí)傳送到監(jiān)控中心，以便監(jiān)控中心對(duì)其進(jìn)行維護(hù)和管理，反之，監(jiān)控中心可以向各智能設(shè)備返回各種維護(hù)和管理命令。由于各智能設(shè)備提供的通常為RS232、RS422或RS485等串口，因此，需要一種設(shè)備來(lái)進(jìn)行串口數(shù)據(jù)與IP數(shù)據(jù)報(bào)之間的轉(zhuǎn)換，這種設(shè)備通常被稱為串口服務(wù)器?，F(xiàn)有串口服務(wù)器主要由中央處理器(CPU，Central Processing Unit)、多路通用異步收發(fā)器(UART, Universal Asynchronous Receiver/Transmitter)和以太網(wǎng)(ΕΤΗ)控制器等組成。其中，CPU普遍選用32位精簡(jiǎn)指令集計(jì)算機(jī)(RISC，Reduced Instruction Set Computer)微控制器、Power_PC、ARM7、ARM9 或現(xiàn)場(chǎng)可編程門陣列(FPGA， Field-Programmable Gate Array)等芯片實(shí)現(xiàn)，多路UART選用擴(kuò)展芯片實(shí)現(xiàn)。通過(guò)CPU對(duì)多路UART的各串口進(jìn)行輪詢，得到各智能設(shè)備的串口數(shù)據(jù)，并由運(yùn)行在CPU上的傳輸控制 t^il / Nt^il (TCP/IP, Transmission Control Protocol/Internet Protocol)十棧處理器對(duì)串口數(shù)據(jù)進(jìn)行打包，即得到IP數(shù)據(jù)報(bào)，再通過(guò)ETH控制器發(fā)送到IP網(wǎng)絡(luò)；反方向，ETH控制器將接收到的IP數(shù)據(jù)報(bào)發(fā)送給CPU，其上運(yùn)行的TCP/IP協(xié)議棧處理器從中提取出有效數(shù)據(jù)(串口數(shù)據(jù))，并通過(guò)輪詢的方式寫(xiě)入到多路UART。上述TCP/IP協(xié)議棧是基于普通IP網(wǎng)絡(luò)的，隨著技術(shù)的發(fā)展，目前的數(shù)據(jù)傳輸多采用分組傳輸網(wǎng)(PTN，Packet Transport Network)。相比于普通IP網(wǎng)絡(luò)，PTN網(wǎng)絡(luò)中的IP 數(shù)據(jù)報(bào)中包含了 1層或2層標(biāo)簽(TAG)，如圖1所示，圖1為現(xiàn)有包含TAG的IP數(shù)據(jù)報(bào)的示意圖，而TCP/IP協(xié)議棧是不支持對(duì)TAG的處理的，因此，需要采取一定的措施來(lái)實(shí)現(xiàn)TAG的剝離和插入(將IP數(shù)據(jù)報(bào)轉(zhuǎn)換為串口數(shù)據(jù)時(shí)，需要?jiǎng)冸x，反方向則需要插入)。為此，現(xiàn)有技術(shù)中提出，可額外增加一臺(tái)ETH交換機(jī)，通過(guò)該ETH交換機(jī)來(lái)實(shí)現(xiàn)TAG的剝離和插入，但這無(wú)疑增加了系統(tǒng)的建設(shè)成本。

實(shí)用新型內(nèi)容有鑒于此，本實(shí)用新型的主要目的在于提供一種串口服務(wù)器，能夠降低系統(tǒng)的建設(shè)成本。為達(dá)到上述目的，本實(shí)用新型的技術(shù)方案是這樣實(shí)現(xiàn)的一種串口服務(wù)器，包括接口單元、現(xiàn)場(chǎng)可編程門陣列FPGA、媒體接入控制MAC控制器以及傳輸控制協(xié)議TCP/因特網(wǎng)協(xié)議IP協(xié)議棧處理器；其中，所述接口單元和所述FPGA相連；所述FPGA和所述接口單元、所述TCP/IP協(xié)議棧處理器，以及所述MAC控制器相連；所述TCP/IP協(xié)議棧處理器和所述FPGA以及所述MAC控制器相連；所述MAC控制器和所述FPGA以及所述TCP/IP協(xié)議棧處理器相連。所述FPGA中包括單雙TAG處理器、單TAG處理器1、IP物理層通道PHY1、8通道串并轉(zhuǎn)換器和8路通用異步收發(fā)器UART ；其中，所述單雙TAG處理器和所述接口單元以及所述單TAG處理器1相連；所述單TAG處理器1和所述單雙TAG處理器以及所述IP PHY 1相連；所述IPPHY 1和所述單 TAG處理器1以及所述MAC控制器相連；所述8通道串并轉(zhuǎn)換器和所述8路UART以及所述TCP/IP協(xié)議棧處理器相連；所述8路UART和所述8通道串并轉(zhuǎn)換器相連，并通過(guò)8路串口與各智能設(shè)備相連。所述FPGA中進(jìn)一步包括MAC/TAG交換模塊、單TAG處理器2以及IPPHY2 ；其中，所述MAC/TAG交換模塊和所述單雙TAG處理器、所述單TAG處理器1以及所述單TAG處理器2相連；所述單TAG處理器2和所述MAC/TAG交換模塊以及所述IP PHY 2 相連；所述IP PHY 2和所述單TAG處理器2以及本地通用IP網(wǎng)絡(luò)相連。所述單雙TAG處理器與所述MAC/TAG交換模塊之間連接有一內(nèi)部數(shù)據(jù)緩存單元， 所述TCP/IP協(xié)議棧處理器與所述MAC控制器之間，以及所述TCP/IP協(xié)議棧處理器與所述 8通道串并轉(zhuǎn)換器之間均連接有一外部動(dòng)態(tài)隨機(jī)存儲(chǔ)DRAM高速緩存單元；所述內(nèi)部數(shù)據(jù)緩存單元以及所述外部DRAM高速緩存單元均用于使各自的輸入數(shù)據(jù)和輸出數(shù)據(jù)的速率匹配。所述接口單元包括電接口、光接口以及2選1媒體控制器；所述2選1媒體控制器根據(jù)兩個(gè)接口的狀態(tài)好壞確定采用所述電接口還是所述光接口，當(dāng)兩個(gè)接口的狀態(tài)均符合要求時(shí)，優(yōu)選所述光接口。所述FPGA與所述接口單元之間，以及所述FPGA與所述本地通用IP網(wǎng)絡(luò)之間均通過(guò)以太網(wǎng)接口相連；所述FPGA與所述MAC控制器之間通過(guò)MII接口相連；所述FPGA與所述TCP/IP協(xié)議棧處理器之間通過(guò)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM總線相連?？梢?jiàn)，采用本實(shí)用新型的技術(shù)方案，利用FPGA來(lái)實(shí)現(xiàn)TAG的剝離和插入，相比于現(xiàn)有增加ETH交換機(jī)的方式，降低了系統(tǒng)的建設(shè)成本，而且實(shí)現(xiàn)起來(lái)更加方便。
圖1為現(xiàn)有包含TAG的IP數(shù)據(jù)報(bào)的示意圖。圖2為本實(shí)用新型串口服務(wù)器實(shí)施例的組成結(jié)構(gòu)示意圖。圖3為本實(shí)用新型串口服務(wù)器較佳實(shí)施例的組成結(jié)構(gòu)示意圖。
具體實(shí)施方式
針對(duì)現(xiàn)有技術(shù)中存在的問(wèn)題，本實(shí)用新型中提出一種串口服務(wù)器，能夠降低系統(tǒng)的建設(shè)成本。為使本實(shí)用新型的技術(shù)方案更加清楚、明白，以下參照附圖并舉實(shí)施例，對(duì)本實(shí)用新型所述方案作進(jìn)一步地詳細(xì)說(shuō)明。圖2為本實(shí)用新型串口服務(wù)器實(shí)施例的組成結(jié)構(gòu)示意圖。如圖2所示，包括接口單元21、FPGA 22、媒體接入控制(MAC, Media Access Control)控制器23以及TCP/IP協(xié)議棧處理器24。[0030]其中，F(xiàn)PGA 22通過(guò)接口單元21接收來(lái)自PTN網(wǎng)絡(luò)的IP數(shù)據(jù)報(bào)，將其中的TAG進(jìn)行剝離后通過(guò)MAC控制器23發(fā)送給TCP/IP協(xié)議棧處理器M ；TCP/IP協(xié)議棧處理器M從接收到的數(shù)據(jù)中提取出有效數(shù)據(jù)，發(fā)送給FPGA 22 ；FPGA22將接收到的數(shù)據(jù)轉(zhuǎn)換為各智能設(shè)備能夠識(shí)別的串口數(shù)據(jù)格式，發(fā)送給各智能設(shè)備。反方向，F(xiàn)PGA22接收來(lái)自各智能設(shè)備的串口數(shù)據(jù)，將其轉(zhuǎn)換為TCP/IP協(xié)議棧處理器M能夠識(shí)別的格式后發(fā)送給TCP/IP協(xié)議棧處理器M ;TCP/IP協(xié)議棧處理器M對(duì)接收到的數(shù)據(jù)進(jìn)行打包，通過(guò)MAC控制器23發(fā)送給FPGA 22 ；FPGA22向接收到的數(shù)據(jù)中插入TAG， 通過(guò)接口單元21發(fā)送給PTN網(wǎng)絡(luò)。圖3為本實(shí)用新型串口服務(wù)器較佳實(shí)施例的組成結(jié)構(gòu)示意圖。如圖3所示，F(xiàn)PGA 22中可具體包括單雙TAG處理器221、單TAG處理器1 223、IP物理層通道(PHY) 1 225、8 通道串并轉(zhuǎn)換器227以及8路UART 228。8路UART 228通過(guò)8路串口與各智能設(shè)備進(jìn)行信息交互，其中的2路串口可配置為RS232、RS422或RS485模式，另6路配置為RS232模式，每路串口均支持獨(dú)立會(huì)話，提供包括TCP服務(wù)器(Server)、TCP客戶端(Client)、用戶數(shù)據(jù)報(bào)協(xié)議(UDPJser Datagram Protocol)和成對(duì)連接(Pair Connection)在內(nèi)的不同SOCKET操作模式。單雙TAG處理器221通過(guò)接口單元21接收來(lái)自PTN網(wǎng)絡(luò)的IP數(shù)據(jù)報(bào)，如果IP數(shù)據(jù)報(bào)中僅包含一層TAG，則將其中的TAG剝離后通過(guò)單TAG處理器1223和IP PHYl 225發(fā)送給MAC處理器23 ；如果IP數(shù)據(jù)報(bào)中包含兩層TAG，則將其中的外層TAG剝離后發(fā)送給單 TAG處理器1 223，單TAG處理器1 223將其中的內(nèi)層TAG剝離后通過(guò)IP PHYl 225發(fā)送給 MAC控制器23 ；8通道串并轉(zhuǎn)換器227將接收自TCP/IP協(xié)議棧處理器M的數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換，發(fā)送給8路UART 2 ;8路UART 2 將接收到的數(shù)據(jù)轉(zhuǎn)換為異步起停格式的串口數(shù)據(jù)，發(fā)送給各智能設(shè)備。反方向，8路UART 228將接收自各智能設(shè)備的異步起停格式的串口數(shù)據(jù)轉(zhuǎn)換為 TCP/IP協(xié)議棧處理器M能夠識(shí)別的格式，發(fā)送給8路串并轉(zhuǎn)換器227 ；8路串并轉(zhuǎn)換器227 對(duì)接收到的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，發(fā)送給TCP/IP協(xié)議棧處理器M ；單TAG處理器1223通過(guò) IP PHYl 225接收來(lái)自MAC控制器23的數(shù)據(jù)，插入一層TAG后發(fā)送給單雙TAG處理器221， 或?qū)⒔邮盏降臄?shù)據(jù)直接發(fā)送給單雙TAG處理器221 ；單雙TAG處理器221向接收到的數(shù)據(jù)中插入一層TAG后通過(guò)接口單元21發(fā)送給PTN網(wǎng)絡(luò)。另外，本實(shí)用新型所述串口服務(wù)器還可提供本地通用IP網(wǎng)絡(luò)接口，以使得本地通用IP網(wǎng)絡(luò)設(shè)備能夠接入到PTN網(wǎng)絡(luò)。為此，圖3所示FPGA 22中可進(jìn)一步包括MAC/TAG交換模塊222、單TAG處理器2224以及IP PHY22260MAC/TAG交換模塊222接收來(lái)自單雙TAG處理器221的數(shù)據(jù)，如果其中存在TAG， 則根據(jù)TAG進(jìn)行數(shù)據(jù)分離，否則，根據(jù)接收到的數(shù)據(jù)中攜帶的MAC地址進(jìn)行數(shù)據(jù)分離，得到兩路數(shù)據(jù)，分別發(fā)送給單TAG處理器1 223和單TAG處理器2 224;單TAG處理器2 2 將接收到的數(shù)據(jù)通過(guò)IP PHY2 2 發(fā)送給本地通用IP網(wǎng)絡(luò)，或者如果其中存在TAG，剝離TAG 后通過(guò)IP PHY2 226發(fā)送給本地通用IP網(wǎng)絡(luò)。反方向，單TAG處理器2 2M通過(guò)IP PHY2 2 接收來(lái)自本地通用IP網(wǎng)絡(luò)的數(shù)據(jù)， 插入一層TAG后發(fā)送給MAC/TAG交換模塊222，或?qū)⒔邮盏降臄?shù)據(jù)直接發(fā)送給MAC/TAG交換模塊222 ；MAC/TAG交換模塊222將接收自單TAG處理器1 223和單TAG處理器2 224的數(shù)據(jù)發(fā)送給單雙TAG處理器221 ；單雙TAG處理器221向接收到的數(shù)據(jù)中插入一層TAG后通過(guò)接口單元21發(fā)送給PTN網(wǎng)絡(luò)。綜上，從接口單元21進(jìn)來(lái)的IP數(shù)據(jù)報(bào)首先進(jìn)入到單雙TAG處理器221，進(jìn)行一次 TAG的剝離，并通過(guò)MAC/TAG交換模塊222進(jìn)行IP報(bào)文的交換，即數(shù)據(jù)分離，具體來(lái)說(shuō)，如果原本的IP數(shù)據(jù)報(bào)中包含兩層TAG，那么可根據(jù)TAG進(jìn)行數(shù)據(jù)分離，否則，根據(jù)MAC地址進(jìn)行數(shù)據(jù)分離，并將得到的兩路數(shù)據(jù)分別發(fā)送給單TAG處理器1 223和單TAG處理器2 2M ；反方向，MAC/TAG交換模塊222將接收自單TAG處理器1 223和單TAG處理器2 224的數(shù)據(jù)發(fā)送給單雙TAG處理器221，單雙TAG處理器221向其中插入TAG。由于TCP/IP協(xié)議棧處理器M不支持對(duì)TAG的處理，因此，如果接收自MAC/TAG交換模塊222的數(shù)據(jù)中存在TAG (如果原本的IP數(shù)據(jù)報(bào)中包含兩層TAG，那么經(jīng)單雙TAG處理器221剝離一層TAG后還會(huì)剩一層TAG，如果原本只包含一層TAG，那么經(jīng)單雙TAG處理器 221剝離一層TAG后將不會(huì)再存在TAG)，單TAG處理器1 223需要將其剝離；反方向，可根據(jù)需要對(duì)接收到的數(shù)據(jù)插入一層TAG(如果最終得到的IP數(shù)據(jù)報(bào)包含兩層TAG的話)。單TAG處理器2 2 可連接至本地通用IP網(wǎng)絡(luò)，如果其接收到的數(shù)據(jù)中存在TAG， 可進(jìn)行剝離，也可不進(jìn)行任何處理，即采用旁通的模式；反方向，可向接收自本地通用IP網(wǎng)絡(luò)的數(shù)據(jù)中插入TAG，也可不進(jìn)行任何處理。如圖3所示，單雙TAG處理器221以及MAC/TAG交換模塊222之間可連接有一內(nèi)部數(shù)據(jù)緩存單元229 ；TCP/IP協(xié)議棧處理器對(duì)與嫩(控制器23之間，以及TCP/IP協(xié)議棧處理器對(duì)和8通道串并轉(zhuǎn)換器227之間均可連接一外部動(dòng)態(tài)隨機(jī)存儲(chǔ)(DRAM，Dynamic Random Access Memory)高速緩存單元25 ；內(nèi)部數(shù)據(jù)緩存單元2 和外部DRAM高速緩存單元25均用于使各自輸?shù)娜霐?shù)據(jù)和輸出數(shù)據(jù)的速率匹配。如圖3所示，接口單元21中可具體包括電接口(lO/lOOBase-Tx上聯(lián)電接口)211、光接口 (100Base-FX上聯(lián)光接口)212和2選1媒體控制器213。電接口 211和光接口 212用于與PTN網(wǎng)絡(luò)相連，2選1媒體控制器213可根據(jù)兩個(gè)接口的狀態(tài)好壞來(lái)確定采用電接口 211還是光接口 212，當(dāng)兩個(gè)接口的狀態(tài)均符合要求時(shí)，可優(yōu)選光接口 212，同時(shí)屏蔽掉電接口 211的數(shù)據(jù)信號(hào)，以防止產(chǎn)生IP廣播風(fēng)暴。另外，F(xiàn)PGA 22與接口單元21之間，以及FPGA 22與本地通用IP網(wǎng)絡(luò)之間均可通過(guò)以太網(wǎng)接口相連；FPGA 22與MAC控制器23之間通過(guò)MII接口相連；FPGA 22與TCP/ IP協(xié)議棧處理器24之間通過(guò)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM，Synchronous Dynamic Random Access Memory)總線相連。FPGA 22與接口單元21之間的以太網(wǎng)接口特性符合因特網(wǎng)控制報(bào)文協(xié)議(ICMP, Internet Control Message Protocol)、IP、TCP、UDP、動(dòng)態(tài)主機(jī)配置協(xié)議(DHCP, Dynamic Host Configuration Protocol) >802. 1Q>802.(Telnet) > 域名系統(tǒng)(DNS，Domain Name System)、簡(jiǎn)單網(wǎng)絡(luò)管理協(xié)議(SNMP, Simple Network Management Protocol)、超文本傳輸協(xié)議(HTTP，Hyper Text Transfer Protocol)、簡(jiǎn)單郵件傳輸協(xié)議(SMTP，Simple Mail Transfer Protocol)、地址解析協(xié)議(ARP，Address Resolution Protocol)、用于多協(xié)議標(biāo)簽交換的傳輸面(MPLS-TP,Transport Profile For Multi-Protocol Label Switching)等通訊協(xié)議，并具有10/100M自適應(yīng)、控制功能，支持網(wǎng)線交叉、直連自適應(yīng)功能，以及遠(yuǎn)程關(guān)閉等功能。另外，上述TCP/IP協(xié)議棧處理器M采用通用棧處理模式，支持多種SOCKET連接方式，提供基于SOCKET的COM端口訪問(wèn)，支持TCP/IP操作系統(tǒng)下使用，并支持2種IP協(xié)議透明串口服務(wù)器模式協(xié)議和非全透的類B接口規(guī)范模式協(xié)議，可根據(jù)需要來(lái)設(shè)定選用哪種協(xié)議。其中，非全透的類B接口規(guī)范模式協(xié)議采用UDP進(jìn)行數(shù)據(jù)通信，UDP是一種不基于連接的通信方式，不用同對(duì)端建立連接，不能保證發(fā)往目標(biāo)設(shè)備的數(shù)據(jù)被正確接收，因此在對(duì)可靠性要求比較高的場(chǎng)合需要通過(guò)上層的通信協(xié)議來(lái)保證數(shù)據(jù)的正確性，本實(shí)用新型所述方案中，為保證系統(tǒng)運(yùn)行的穩(wěn)定性，對(duì)數(shù)據(jù)凈荷進(jìn)行私有幀結(jié)構(gòu)包裝，增加心跳幀保護(hù)機(jī)制。在實(shí)際應(yīng)用中，可為本實(shí)用新型所述串口服務(wù)器配置易于使用的液晶模塊(LCM， Liquid Crystal Module)和面板按鍵等，以方便進(jìn)行人機(jī)交互，而且，本實(shí)用新型所述串口服務(wù)器可具備遠(yuǎn)程監(jiān)控、配置、遠(yuǎn)程程序升級(jí)，以及支持本地超級(jí)終端命令行控制界面等功能。以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型保護(hù)的范圍之內(nèi)。
權(quán)利要求1.一種串口服務(wù)器，其特征在于，包括接口單元、現(xiàn)場(chǎng)可編程門陣列FPGA、媒體接入控制MAC控制器以及傳輸控制協(xié)議TCP/因特網(wǎng)協(xié)議IP協(xié)議棧處理器；其中，所述接口單元和所述FPGA相連；所述FPGA和所述接口單元、所述TCP/IP協(xié)議棧處理器，以及所述MAC控制器相連；所述TCP/IP協(xié)議棧處理器和所述FPGA以及所述MAC控制器相連；所述MAC控制器和所述FPGA以及所述TCP/IP協(xié)議棧處理器相連。
2.根據(jù)權(quán)利要求1所述的串口服務(wù)器，其特征在于，所述FPGA中包括單雙TAG處理器、單TAG處理器1、IP物理層通道PHY1、8通道串并轉(zhuǎn)換器和8路通用異步收發(fā)器UART ；其中，所述單雙TAG處理器和所述接口單元以及所述單TAG處理器1相連；所述單TAG 處理器1和所述單雙TAG處理器以及所述IP PHY 1相連；所述IPPHY 1和所述單TAG處理器1以及所述MAC控制器相連；所述8通道串并轉(zhuǎn)換器和所述8路UART以及所述TCP/IP 協(xié)議棧處理器相連；所述8路UART和所述8通道串并轉(zhuǎn)換器相連，并通過(guò)8路串口與各智能設(shè)備相連。
3.根據(jù)權(quán)利要求2所述的串口服務(wù)器，其特征在于，所述FPGA中進(jìn)一步包括MAC/TAG 交換模塊、單TAG處理器2以及IP PHY2 ；其中，所述MAC/TAG交換模塊和所述單雙TAG處理器、所述單TAG處理器1以及所述單 TAG處理器2相連；所述單TAG處理器2和所述MAC/TAG交換模塊以及所述IP PHY 2相連； 所述IP PHY 2和所述單TAG處理器2以及本地通用IP網(wǎng)絡(luò)相連。
4.根據(jù)權(quán)利要求3所述的串口服務(wù)器，其特征在于，所述單雙TAG處理器與所述MAC/TAG交換模塊之間連接有一內(nèi)部數(shù)據(jù)緩存單元，所述 TCP/IP協(xié)議棧處理器與所述MAC控制器之間，以及所述TCP/IP協(xié)議棧處理器與所述8通道串并轉(zhuǎn)換器之間均連接有一外部動(dòng)態(tài)隨機(jī)存儲(chǔ)DRAM高速緩存單元；所述內(nèi)部數(shù)據(jù)緩存單元以及所述外部DRAM高速緩存單元均用于使各自的輸入數(shù)據(jù)和輸出數(shù)據(jù)的速率匹配。
5.根據(jù)權(quán)利要求1所述的串口服務(wù)器，其特征在于，所述接口單元包括電接口、光接口以及2選1媒體控制器；所述2選1媒體控制器根據(jù)兩個(gè)接口的狀態(tài)好壞確定采用所述電接口還是所述光接口，當(dāng)兩個(gè)接口的狀態(tài)均符合要求時(shí)，優(yōu)選所述光接口。
6.根據(jù)權(quán)利要求3所述的串口服務(wù)器，其特征在于，所述FPGA與所述接口單元之間，以及所述FPGA與所述本地通用IP網(wǎng)絡(luò)之間均通過(guò)以太網(wǎng)接口相連；所述FPGA與所述MAC控制器之間通過(guò)MII接口相連；所述FPGA與所述TCP/IP協(xié)議棧處理器之間通過(guò)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM總線相連。
專利摘要本實(shí)用新型提供了一種串口服務(wù)器現(xiàn)場(chǎng)可編程門陣列(FPGA)通過(guò)接口單元接收來(lái)自分組傳輸網(wǎng)(PTN)的因特網(wǎng)協(xié)議(IP)數(shù)據(jù)報(bào)，將其中的標(biāo)簽(TAG)進(jìn)行剝離后通過(guò)媒體訪問(wèn)控制(MAC)控制器發(fā)送給傳輸控制協(xié)議(TCP)/IP協(xié)議棧處理器；TCP/IP協(xié)議棧處理器從接收到的數(shù)據(jù)中提取出有效數(shù)據(jù)，發(fā)送給FPGA；FPGA將接收到的數(shù)據(jù)轉(zhuǎn)換為各智能設(shè)備能夠識(shí)別的串口數(shù)據(jù)格式，發(fā)送給各智能設(shè)備；反方向，F(xiàn)PGA接收來(lái)自各智能設(shè)備的串口數(shù)據(jù)，將其轉(zhuǎn)換為TCP/IP協(xié)議棧處理器能夠識(shí)別的格式后發(fā)送給TCP/IP協(xié)議棧處理器；TCP/IP協(xié)議棧處理器對(duì)接收到的數(shù)據(jù)進(jìn)行打包，通過(guò)MAC控制器發(fā)送給FPGA；FPGA向接收到的數(shù)據(jù)中插入TAG，通過(guò)接口單元發(fā)送給PTN網(wǎng)絡(luò)。應(yīng)用本實(shí)用新型所述方案，能夠降低系統(tǒng)的建設(shè)成本。
文檔編號(hào)H04L29/10GK202094924SQ20102052992
公開(kāi)日2011年12月28日 申請(qǐng)日期2010年9月14日 優(yōu)先權(quán)日2010年9月14日
發(fā)明者沈剛為, 沈國(guó)平, 王曉義, 盛元紅, 羅洪欽, 胡堅(jiān)鈞, 鄧尚文, 金堅(jiān)成, 陳國(guó)盛, 馬建程, 黃建豐 申請(qǐng)人:中國(guó)移動(dòng)通信集團(tuán)浙江有限公司, 廣東高新興通信股份有限公司, 杭州大光明通信系統(tǒng)集成有限公司, 艾賽通訊技術(shù)(杭州)有限公司