專利名稱:基于fpga的mvb數(shù)字量輸出模塊的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種MVB數(shù)字量輸出模塊,尤其涉及一種基于FPGA的MVB數(shù)字 量輸出模塊。
背景技術(shù):
MVB是將位于同一車輛,或固定重聯(lián)的不同車輛中的標(biāo)準(zhǔn)設(shè)備連接到列車通 信網(wǎng)絡(luò)上的車輛總線。MVB采用主-從方式,介質(zhì)訪問(wèn)由總線上唯一的主設(shè)備集 中控制。主設(shè)備將總線的帶寬分為兩部分,即周期性的固定分配的部分(周期 相)和按需分配的部分(偶發(fā)相)。周期相傳送過(guò)程數(shù)據(jù),偶發(fā)相傳送消息數(shù)據(jù)。 MVB中的設(shè)備按性能可以分為0類 5類共6種類型,其中,0類設(shè)備不具有數(shù) 據(jù)通信能力,主要包括中繼器和總線耦合器等;1類設(shè)備具有過(guò)程數(shù)據(jù)性能和設(shè) 備狀態(tài)響應(yīng)性能;2/3/4/5類設(shè)備除具有l(wèi)類設(shè)備的性能外,還具有消息數(shù)據(jù)性 能,其中4類和5類設(shè)備還具有總線管理能力,可以作為總線主。
數(shù)字量輸出信號(hào)在MVB總線上是通過(guò)過(guò)程數(shù)據(jù)傳輸?shù)?,具有過(guò)程數(shù)據(jù)能力 MVB設(shè)備為1類設(shè)備。傳統(tǒng)的MVB數(shù)字量輸出模塊由如圖1所示的CPU 1、 MVB 協(xié)議控制器2、 MVB物理接口 3和DO隔離電路4組成,由于CPU中含有軟件, 在列車通信網(wǎng)絡(luò)現(xiàn)場(chǎng)較大干擾環(huán)境下可靠性不如硬件電路,因此能夠由硬件完 成的工作盡量不要用軟件做。
發(fā)明內(nèi)容
本發(fā)明針對(duì)以上問(wèn)題的提出,而研制一種采用現(xiàn)場(chǎng)可編程門陣列(FPGA) 將原來(lái)需要由CPU和MVB協(xié)議控制器完成的功能集中在FPGA中的MVB數(shù)字量輸 出模塊。本發(fā)明的采用的具體技術(shù)手段如下
一種基于FPGA的MVB數(shù)字量輸出模塊,包括DO隔離電路和MVB物理接口 , 其特征在于還包括內(nèi)部設(shè)有曼徹斯特編解碼單元、邏輯控制單元的FPGA;
所述曼徹斯特編解碼單元用于將邏輯控制單元送來(lái)的數(shù)據(jù)轉(zhuǎn)換為曼徹斯特 碼,或?qū)VB總線通過(guò)MVB物理接口輸入的曼徹斯特碼數(shù)據(jù)解碼為邏輯數(shù)據(jù)送 給邏輯控制單元;所述邏輯控制單元用于將MVB物理接口輸入的曼徹斯特碼數(shù)據(jù)解碼為邏輯 數(shù)據(jù)進(jìn)行處理后通過(guò)DO隔離電路傳送出去;
所述MVB總線通過(guò)MVB物理接口將信號(hào)傳送給FPGA進(jìn)行處理后,通過(guò)DO 隔離電路傳出。
還包括MVB地址配置器通過(guò)數(shù)據(jù)線連接到FPGA上為輸入模塊分配設(shè)備地址 和邏輯地址;所述MVB地址配置器由編碼開關(guān)構(gòu)成。
同現(xiàn)有技術(shù)相比,本發(fā)明的優(yōu)點(diǎn)是顯而易見的,該MVB數(shù)字量輸出模塊符 合IEC-61375的標(biāo)準(zhǔn);FPGA是一種硬件芯片,其可靠性和穩(wěn)定性要遠(yuǎn)高于CPU 軟件,另外將CPU和MVB協(xié)議控制器由一片F(xiàn)PGA完成,簡(jiǎn)化了電路結(jié)構(gòu)。由于 其結(jié)構(gòu)簡(jiǎn)單和便于生產(chǎn)適于在機(jī)車領(lǐng)域廣泛推廣。
圖1為含CPU的MVB數(shù)字量輸出模塊電路結(jié)構(gòu)框圖2為本發(fā)明采用FPGA的MVB數(shù)字量輸出模塊電路結(jié)構(gòu)框圖3為本發(fā)明實(shí)施例中邏輯控制單元的控制邏輯狀態(tài)圖。
圖中1、 CPU, 2、 MVB協(xié)議控制器,3、 MVB物理接口, 4、 DO隔離電路,5、
FPGA, 501、邏輯控制單元,502、曼徹斯特編解碼單元,6、 MVB地址配置器。
具體實(shí)施例方式
如圖2所示一種基于FPGA的MVB數(shù)字量輸出模塊是將MVB總線上的信號(hào), 經(jīng)過(guò)處理后傳送到相應(yīng)設(shè)備上的裝置,由MVB物理接口 3、 DO隔離電路4、 MVB 地址配置器6和內(nèi)部設(shè)有曼徹斯特編解碼單元502、邏輯控制單元501的FPGA 5 構(gòu)成;其中所述曼徹斯特編解碼單元502既曼徹斯特編解碼器,由編碼器和解 碼器兩部分組成,編碼器負(fù)責(zé)將邏輯控制單元501送來(lái)的數(shù)據(jù)轉(zhuǎn)換為曼徹斯特 碼,并加上幀頭幀尾(MVB鏈路層數(shù)據(jù)以幀為基本單位,除幀頭幀尾外,MVB的 數(shù)據(jù)幀全部為標(biāo)準(zhǔn)曼徹斯特碼。根據(jù)幀為主幀或從幀,幀頭有不同的編碼。MVB 的幀尾為0.75BT+125nS的低電平)。解碼器監(jiān)測(cè)線路電平的下降沿并作為每一 個(gè)幀的開始,判斷幀頭數(shù)據(jù)正確后,對(duì)其后的曼徹斯特碼數(shù)據(jù)進(jìn)行解碼,轉(zhuǎn)換 為正常的邏輯數(shù)據(jù),送給邏輯控制單元501。
其中曼徹斯特編解碼單元502接收每一個(gè)主幀,并將其輸出給邏輯控制單元 501,邏輯控制單元501將其讀出并與本設(shè)備的各端口屬性的進(jìn)行比較。如果相 同則將對(duì)應(yīng)端口的"端口有效標(biāo)志"置位。端口有效置位后,在協(xié)議限定的時(shí)間范圍內(nèi)(源端口 2 6uS內(nèi)發(fā)送從幀,宿端口忽略1.3mS之后的從幀),將通信 存儲(chǔ)器中對(duì)應(yīng)端口的數(shù)據(jù)寫入曼徹斯特編解碼單元502 (源)或從曼徹斯特編解 碼單元502中將數(shù)據(jù)讀入通信存儲(chǔ)器(宿)。通信存儲(chǔ)器和曼徹斯特編解碼單元 502之間通過(guò)邏輯控制單元501聯(lián)系。對(duì)于源端口,邏輯控制單元501首先給曼 徹斯特編解碼單元502發(fā)送啟動(dòng)命令,曼徹斯特編解碼單元502自動(dòng)加上一個(gè) 從幀幀頭,然后邏輯控制單元501將通信存儲(chǔ)器中的數(shù)據(jù)按8位寬度依次讀取, 送給曼徹斯特編解碼單元502,經(jīng)過(guò)規(guī)定的位長(zhǎng)后,附加一個(gè)8位的CRC校驗(yàn)(大 于64位的數(shù)據(jù)每64位附加一個(gè)8位CRC校驗(yàn),小于等于64位的數(shù)據(jù)在數(shù)據(jù)末 尾附加一個(gè)8位CRC校驗(yàn))。對(duì)于宿端口 ,邏輯控制單元501將曼徹斯特編解碼 單元502解碼后的信號(hào)讀入,寫到臨時(shí)緩存區(qū)內(nèi),每經(jīng)過(guò)規(guī)定的位長(zhǎng),即讀入 一個(gè)8位的CRC校驗(yàn),將讀入的CRC校驗(yàn)與自身產(chǎn)生的CRC校驗(yàn)進(jìn)行比較,如 不一致則置位"信號(hào)錯(cuò)誤"標(biāo)志,緩存區(qū)內(nèi)的數(shù)據(jù)不存入過(guò)程數(shù)據(jù)存儲(chǔ)器內(nèi); 如果整個(gè)數(shù)據(jù)都無(wú)CRC錯(cuò)誤,將緩存區(qū)內(nèi)的數(shù)據(jù)依次存入過(guò)程數(shù)據(jù)存儲(chǔ)區(qū)內(nèi)。 邏輯控制單元501的處理狀態(tài)如圖3所示。
DO隔離電路4采用光耦隔離電路,能夠有效抵抗共模干擾,可完成16路數(shù) 字量輸出通道,輸出電壓等級(jí)24V, 6路數(shù)字量由16位二進(jìn)制表示。為方便應(yīng) 用該模塊還設(shè)有MVB地址配置器6,由模擬量輸入模塊電路板上的編碼開關(guān)配置, 編碼開關(guān)可以編碼8位二進(jìn)制。MVB的設(shè)備地址和邏輯地址為12位二進(jìn)制,編 碼開關(guān)和MVB的設(shè)備地址和邏輯地址的對(duì)應(yīng)關(guān)系為MVB設(shè)備地址二MVB邏輯地 址二編碼值*16。這樣在不同的應(yīng)用中可以方便的設(shè)置編碼址就可以確定MVB設(shè) 備地址和邏輯地址。使用時(shí)MVB總線通過(guò)MVB物理接口將信號(hào)傳送給FPGA進(jìn)行 處理后,通過(guò)DO隔離電路傳出,同傳統(tǒng)模塊完成同樣的功能,而且該模塊的穩(wěn) 定遠(yuǎn)遠(yuǎn)高于傳統(tǒng)帶CPU的模塊。
以上所述,僅為本發(fā)明較佳的具體實(shí)施方式
,但本發(fā)明的保護(hù)范圍并不局 限于此,任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi),根據(jù)本 發(fā)明的技術(shù)方案及其發(fā)明構(gòu)思加以等同替換或改變,都應(yīng)涵蓋在本發(fā)明的保護(hù) 范圍之內(nèi)。
權(quán)利要求
1、一種基于FPGA的MVB數(shù)字量輸出模塊,包括DO隔離電路和MVB物理接口,其特征在于還包括內(nèi)部設(shè)有曼徹斯特編解碼單元、邏輯控制單元的FPGA;所述曼徹斯特編解碼單元用于將邏輯控制單元送來(lái)的數(shù)據(jù)轉(zhuǎn)換為曼徹斯特碼,或?qū)VB總線通過(guò)MVB物理接口輸入的曼徹斯特碼數(shù)據(jù)解碼為邏輯數(shù)據(jù)送給邏輯控制單元;所述邏輯控制單元用于將MVB物理接口輸入的曼徹斯特碼數(shù)據(jù)解碼為邏輯數(shù)據(jù)進(jìn)行處理后通過(guò)DO隔離電路傳送出去;所述MVB總線通過(guò)MVB物理接口將信號(hào)傳送給FPGA進(jìn)行處理后,通過(guò)DO隔離電路傳出。
2、 根據(jù)權(quán)利要求1所述的基于FPGA的MVB數(shù)字量輸出模塊,其特征在于 還包括MVB地址配置器通過(guò)數(shù)據(jù)線連接到FPGA上為輸入模塊分配設(shè)備地址和邏 輯地址。
3、 根據(jù)權(quán)利要求2所述的基于FPGA的MVB數(shù)字量輸出模塊,其特征在于 所述MVB地址配置器由編碼開關(guān)構(gòu)成。
全文摘要
本發(fā)明公開了一種基于FPGA的MVB數(shù)字量輸出模塊,包括DO隔離電路和MVB物理接口,其特征在于還包括內(nèi)部設(shè)有曼徹斯特編解碼單元、邏輯控制單元的FPGA;所述MVB總線通過(guò)MVB物理接口將信號(hào)傳送給FPGA進(jìn)行處理后,通過(guò)DO隔離電路傳出;另外,還配有MVB地址配置器輸入模塊分配設(shè)備地址和邏輯地址。該MVB數(shù)字量輸出模塊符合IEC-61375的標(biāo)準(zhǔn),具有高可靠性和高穩(wěn)定性,其中CPU和MVB協(xié)議控制器由一片F(xiàn)PGA完成,簡(jiǎn)化了電路結(jié)構(gòu)特別適合在機(jī)車領(lǐng)域廣泛使用。
文檔編號(hào)H04L12/40GK101478467SQ20091001013
公開日2009年7月8日 申請(qǐng)日期2009年1月16日 優(yōu)先權(quán)日2009年1月16日
發(fā)明者瑞 劉, 鋒 王, 陳玉飛 申請(qǐng)人:中國(guó)北車股份有限公司大連電力牽引研發(fā)中心