專利名稱：控制數(shù)據(jù)的處理方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，尤其涉及一種控制數(shù)據(jù)的處理方法及控制數(shù)據(jù)處理 裝置。
背景技術(shù)：
在通信領(lǐng)域中，網(wǎng)絡(luò)同步性能的優(yōu)劣對電信業(yè)務影響重大，網(wǎng)絡(luò)同步性能 不良往往會帶來一系列問題，在無線網(wǎng)絡(luò)中，同步問題顯得尤為重要，語音質(zhì) 量差、掉話率高、切換成功率低、無法接入等諸多問題《艮大程度下都與網(wǎng)絡(luò)同 步性能不良有關(guān)。
在碼分多址(Code Division Multiple Access, CDMA) /時分同步碼分多址 (Time Division-Synchronous Code Division Multiple Access, TD-SCDMA ) /超移 動寬帶(Ultra Mobile Broadband, UMB ) /長期演進(Long Term Evolution, LTE) /微波存取全球互通(Worldwide Interoperability for Microwave Access)等制式無 線基站設(shè)備中，都要求基站間實現(xiàn)精確的時間同步，如當全球定位系統(tǒng)(Global Position System, GPS)系統(tǒng)正常時，CDMA協(xié)議中要求不同基站之間時鐘相位 與GPS的lpps相位小于3微秒(us), WIMAX時分雙工(Time Division Duplexing, TDD)要求其小于lus;在GPS系統(tǒng)異常時(如接收器中天線短 路)，CDMA基站收發(fā)臺(Base Transceiver station, BTS )要求是在參考源丟失 后的8小時內(nèi)不超過+A10us。在同步設(shè)備或一般交換傳輸設(shè)備(如交換機) 的同步節(jié)點上一般也存在著參考源丟失時對于相位保持的要求，在同樣成本情 況下能達到更好的相位保持性能都是系統(tǒng)設(shè)計所追求的目標。
在GPS系統(tǒng)正常情況下，系統(tǒng)時鐘通過軟鎖相跟蹤GPS接收機輸出的參考 時鐘，容易實現(xiàn)所需要時鐘指標，但在GPS系統(tǒng)異常情況下，如希望能有較長 的相位保持能力，則相對來說比較困難，且直接關(guān)系到實現(xiàn)成本。為盡可能提 高GPS系統(tǒng)異常情況下的相位保持性能，可采用高性能的本地時鐘源，如銣鐘 及高分辨率的數(shù)字模擬轉(zhuǎn)換器(Digital Analog Converter, DAC )或直接數(shù)字式 步貞率合成器(Direct Digital Synthesizer, DDS )。
一般通信設(shè)備的系統(tǒng)時鐘模塊框圖如圖1所示，主要包括鑒相模塊、濾波 模塊、DAC器件以及振蕩器模塊組成，其中，參考時鐘一般為GPS系統(tǒng)接收機 輸出的參考時鐘、傳輸上報的參考時鐘或樓宇綜合定時供給系統(tǒng)(Building Integrated Time System, BITS )設(shè)備提供的參考時鐘；鑒相模塊一般由邏輯或?qū)?用鑒相芯片構(gòu)成，主要實現(xiàn)本地時鐘與參考時鐘的鑒頻鑒相功能；濾波模塊處 理鑒相模塊提供的鑒相值，若以軟件實現(xiàn)濾波則由處理器來完成參考時鐘的抖 動濾除以及一些操作維護方面的工作，然后根據(jù)整個鎖相環(huán)路的設(shè)計要求，產(chǎn) 生相應的控制數(shù)據(jù)；DAC器件根據(jù)所述控制數(shù)據(jù)控制本地時鐘(本地時鐘跟蹤 參考始終)，從而達到相位保持的目的。
相位保持性能可以簡化為下面這個公式
△p = △p。 + ∫△fdt
其中初始相位殘差△p。通過鎖相算法可以得到盡可能的控制，且在相位保持情況下其所帶來的影響相對較低；由于后一項∫△fdt,是失鎖后的頻率殘差與時間 的積分，所以失鎖后的頻率殘差及補償是最主要因素，影響頻率殘差的影響較 多，如溫度、電源噪聲、鑒相靈敏度、控制靈敏度等。
而對△f能產(chǎn)生影響的因素有以下幾個
A、 本地時鐘源的性能；
B、 鑒相精度與控制精度；
C、 時鐘濾波與保持算法。
高性能的時鐘源受溫度及電源噪聲的影響越小，其時鐘的穩(wěn)定性越高，但 相應的成本也會大大的增加；好的時鐘源僅是實現(xiàn)良好的相位保持性能的一個 基礎(chǔ)，還必要有相應的鑒相精度與控制精度，以及良好的時鐘濾波與保持算法相配套。
在軟件鎖相環(huán)路中，鑒相精度的提升可以通過增加濾波時間來實現(xiàn)，而控 制精度則涉及到選用DAC器件的位數(shù)。 一般情況下，在采用高穩(wěn)定性的SC切 恒溫晶振下，至少需要16位的DAC器件才能滿足CDMA基站在參考源丟失后 所要求的8小時相位保持在+A10us的協(xié)議規(guī)格要求。
由于現(xiàn)有技術(shù)需要高位數(shù)的DAC器件來滿足相位保持性能，而高位數(shù)的 DAC器件成本較高，因此需要一種方法在滿足同樣的相位保持性能時，降低所用器件的成本。

發(fā)明內(nèi)容
本發(fā)明實施例所要解決的技術(shù)問題在于，提供了 一種控制數(shù)據(jù)的處理方法
及控制數(shù)據(jù)處理裝置，可實現(xiàn)采用脈沖寬度調(diào)制(Pulse Width Modulation, PWM) 功能以低位數(shù)的DAC器件實現(xiàn)高位數(shù)DAC器件的功能，降低成本。
為了解決上述技術(shù)問題，本發(fā)明實施例提出了一種控制數(shù)據(jù)的處理方法， 包括
獲得鎖相環(huán)路中位數(shù)高于DAC位數(shù)的控制數(shù)據(jù)；
將所述控制數(shù)據(jù)劃分為位數(shù)與所DAC位數(shù)相等的高位控制數(shù)據(jù)、低位控制 婦；
計算所述高位控制數(shù)據(jù)值加一給定值后對應的脈沖部分、高位控制數(shù)據(jù)值 對應的非脈沖部分在PWM信號周期中分別所占時間長度；
發(fā)送所述PWM信號到所述DAC進行處理。
相應地，本發(fā)明實施例還提供了一種控制數(shù)據(jù)處理裝置，包括
控制數(shù)據(jù)獲得單元，獲得鎖相環(huán)路中位數(shù)高于DAC位數(shù)的控制數(shù)據(jù)；
劃分單元，將所述控制數(shù)據(jù)劃分為位數(shù)與所述DAC位數(shù)相等的高位控制數(shù) 據(jù)、低位控制數(shù)據(jù)；
時間長度計算單元，計算所述高位控制數(shù)據(jù)值加一給定值后對應的脈沖部 分、高位控制數(shù)據(jù)值對應的非脈沖部分在PWM信號周期中分別所占時間長度；
控制信號輸出單元，發(fā)送所述脈寬調(diào)制信號到所述DAC進行處理。
本發(fā)明實施例通過對鎖相環(huán)路中位數(shù)高于DAC器件位數(shù)的控制數(shù)據(jù)進行劃 分，劃分為位數(shù)與所述DAC器件位數(shù)相等的高位控制數(shù)據(jù)、低位控制數(shù)據(jù)，計 算所述高位控制數(shù)據(jù)值加一給定值后對應的脈沖部分、高位控制數(shù)據(jù)值對應的 非脈沖部分在PWM信號周期中分別所占時間長度，并向所述DAC器件發(fā)送所 述PWM信號進行處理，從而實現(xiàn)采用PWM功能以低位數(shù)的DAC器件實現(xiàn)高 位數(shù)DAC器件的功能，降低成本。


圖1是現(xiàn)有技術(shù)的系統(tǒng)時鐘模塊框圖2是本發(fā)明的控制數(shù)據(jù)的處理方法的第一實施例示意圖3是本發(fā)明實施例的PWM信號第一示意圖4是本發(fā)明實施例的經(jīng)低通濾波處理的PWM信號第二示意圖5是本發(fā)明的控制數(shù)據(jù)的處理方法的第二實施例示意圖6是本發(fā)明的控制數(shù)據(jù)處理裝置的第一實施例示意圖7是本發(fā)明的控制數(shù)據(jù)處理裝置的第二實施例示意圖。
具體實施例方式
本發(fā)明實施例提供了 一種控制數(shù)據(jù)的處理方法及控制數(shù)據(jù)處理裝置，可實 現(xiàn)采用PWM功能以低位數(shù)的DAC器件實現(xiàn)高位數(shù)DAC器件的功能，從而降 低成本。
下面結(jié)合附圖，對本發(fā)明實施例進行詳細說明。
圖2是本發(fā)明的控制數(shù)據(jù)的處理方法的第一實施例示意圖，該方法中所得 到的鎖相環(huán)路鑒相、濾波處理后的DAC器件控制數(shù)據(jù)為16比特(Bit),而用于 產(chǎn)生鎖相環(huán)路中振蕩器控制信號的DAC器件位數(shù)為12Bit,該方法所要解決的 是以12Bk的DAC器件來實現(xiàn)16Bit的DAC器件的相位保持性能，參照該圖， 該方法主要包括
201,獲得鎖相環(huán)路中的16Bit的DAC器件控制數(shù)據(jù)，例如16Bit的DAC 器件控制數(shù)據(jù)值為8b05h (以十六進制表示，下面流程均以該例說明)；
202，將16Bit的DAC器件控制數(shù)據(jù)劃分為位數(shù)與DAC器件位數(shù)相等的高 位控制數(shù)據(jù)(12Bit)、低位控制數(shù)據(jù)(4Bit)，即12Bit的高位控制數(shù)據(jù)為8b0h、 4Bit的低位控制數(shù)據(jù)為51i;
203，判斷202中劃分的4Bit低位控制數(shù)據(jù)值是否為0,若是，則向所述 DAC器件發(fā)送所述12Bit的高位控制數(shù)據(jù)8bOh進行處理，得到所述鎖相環(huán)路中 振蕩器控制信號，否則轉(zhuǎn)步驟204，步驟202中由于4Bit的低位控制數(shù)據(jù)值為5 (以十進制表示)，則執(zhí)行204;
204, 引入PWM信號周期16秒(s)、低位控制數(shù)據(jù)位數(shù)4、低位控制數(shù)據(jù) 值為5;
205, 計算高位控制數(shù)據(jù)值加1所得8blh (以十六進制表示)后對應的脈沖 部分在PWM信號周期16s中所占時間長度 ;<formula>complex formula see original document page 9</formula>
計算高位控制數(shù)據(jù)值8b0h (以十六進制表示)對應的非脈沖部分在PWM 信號周期16s中所占時間長度K: <formula>complex formula see original document page 9</formula>
那么所形成的PWM信號可以如圖3所示，其中PWM信號的脈沖部分取值 為8blh (以十六進制表示)且在一個PWM周期16s內(nèi)所占時間長度為5s，非 脈沖部分取值為8b0h且在一個PWM周期16s內(nèi)所占時間長度為lis;
206，向所述12Bit的DAC器件發(fā)送上述步驟得到的PWM信號，之后12Bit 的DAC器件可以根據(jù)該PWM信號產(chǎn)生鎖相環(huán)路中用于控制振蕩器的控制信號 (如壓控信號)。
作為一種實施方式，在步驟206之后，還可對DAC器件處理所述PWM信 號所得才莫擬信號，進行低通濾波處理(如電阻電容濾波處理，即RC濾波處理)， 具體包括
al、判斷所述獲得的模擬信號的調(diào)制頻率是否達到預先設(shè)定的閾值，若是, 則執(zhí)行a2;
a2、對所述模擬信號進行低通濾波處理得到最終的模擬信號，可參照如圖4 所示的經(jīng)過RC濾波處理后的最終模擬信號(該模擬信號的形式可以是PWM形式)。
實施如圖2所示的本發(fā)明實施例的控制數(shù)據(jù)的處理方法，通過對鎖相環(huán)路 中位數(shù)高于DAC器件位數(shù)的控制數(shù)據(jù)進行劃分，劃分為位數(shù)與所述DAC器件 位數(shù)相等的高位控制數(shù)據(jù)、低位控制數(shù)據(jù)，計算所述高位控制數(shù)據(jù)值加1后對 應的脈沖部分、高位控制數(shù)據(jù)值對應的非脈沖部分在PWM信號周期中分別所占 時間長度，并向所述DAC器件發(fā)送所述PWM信號進行處理，得到所述鎖相環(huán) 路中振蕩器控制信號，從而實現(xiàn)采用PWM功能以低位數(shù)的DAC器件實現(xiàn)高位 數(shù)DAC器件的功能，降低成本。
圖5是本發(fā)明的控制數(shù)據(jù)的處理方法的第二實施例示意圖，該方法中所得 到的鎖相環(huán)路鑒相、濾波處理后的DAC器件控制數(shù)據(jù)為16Bit，而用于產(chǎn)生鎖 相環(huán)路中振蕩器控制信號的DAC器件位數(shù)為8Bit，該方法所要解決的是以8Bit 的DAC器件來實現(xiàn)16Bit的DAC器件的相位保持性能，參照該圖，該方法主 要包括
501，獲得鎖相環(huán)路中的16Bit的DAC器件控制數(shù)據(jù)，例如16Bit的DAC 器件控制數(shù)據(jù)值為9allh (以十六進制表示，下面流程均以該例說明)；
502, 將16Bit的DAC器件控制數(shù)據(jù)劃分為位數(shù)與DAC器件位數(shù)相等的高 位控制數(shù)據(jù)(8Bit)、低位控制數(shù)據(jù)(8Bit),即8Bit的高位控制數(shù)據(jù)為9ah、 8Bit 的低位控制數(shù)據(jù)為llh;
503, 引入PWM信號周期16s、低位控制數(shù)據(jù)位數(shù)8、低位控制數(shù)據(jù)值17 (以十進制表示，十六進制對應為llh);
504，計算高位控制數(shù)據(jù)值加2 (用于調(diào)整PWM信號占空比的給定值為自 然數(shù)2)所得9ch (以十六進制表示)后對應的脈沖部分在PWM信號周期16s 中所占時間長度T1':
<formula>complex formula see original document page 10</formula>其中，2為用于調(diào)整PWM信號占空比的給定值，由 于占空比等于PWM信號脈沖部分時間長度所占真?zhèn)€PWM信號周期的比例，則 當PWM信號周期不變時，所述高位控制數(shù)據(jù)值所加給定值2可作為計算脈沖部 分在PWM信號周期中所占時間長度的權(quán)重，最終得到高位控制數(shù)據(jù)值加2后對 應的脈沖部分在PWM信號周期中所占時間長度0.53125s;計算高位控制數(shù)據(jù)值8b0h (以十六進制表示)對應的非脈沖部分在PWM 信號周期16s中所占時間長度7;:
T2=T -T1' = 16-0.53125 = 15.468750(s);
那么所形成的PWM信號可以如圖3所示，其中PWM信號的脈沖部分取值 為9ch(以十六進制表示)且在一個PWM周期16s內(nèi)所占時間長度為0.53125s， 非脈沖部分取值為9ah且在一個PWM周期16s內(nèi)所占時間長度為15.46875s;
505，向所述8Bit的DAC器件發(fā)送上述步驟得到的PWM信號，之后8Bit 的DAC器件可以根據(jù)該PWM信號產(chǎn)生鎖相環(huán)路中用于控制振蕩器的控制信號 (如壓控信號)。
實施如圖5所示的本發(fā)明實施例的控制數(shù)據(jù)的處理方法，通過對鎖相環(huán)路 中位數(shù)高于DAC器件位數(shù)的控制數(shù)據(jù)進行劃分，劃分為位數(shù)與所述DAC器件 位數(shù)相等的高位控制數(shù)據(jù)、低位控制數(shù)據(jù)，計算所述高位控制數(shù)據(jù)值加2后對 應的脈沖部分、高位控制數(shù)據(jù)值對應的非脈沖部分在PWM信號周期中分別所占 時間長度，并向所述DAC器件發(fā)送所述PWM信號進行處理，得到所述鎖相環(huán) 路中振蕩器控制信號，從而實現(xiàn)采用PWM功能以低位數(shù)的DAC器件實現(xiàn)高位 數(shù)DAC器件的功能，降低成本。
值得說明的有如下幾點
1、 所述PWM信號的產(chǎn)生可通過軟件來實現(xiàn)，為了盡可能少占用處理器資 源，可結(jié)合鎖相環(huán)的調(diào)節(jié)周期盡可能將PWM調(diào)制頻率降低；
2、 所述PWM信號的產(chǎn)生可通過邏輯來實現(xiàn)，即將DAC器件的控制數(shù)據(jù) 寫入邏輯，由邏輯來產(chǎn)生PWM信號，這樣可以不占用處理器資源而達到產(chǎn)生不 同調(diào)制頻率的PWM信號的目的；
3、 用于調(diào)整PWM信號占空比的給定值不僅限于自然數(shù)2，還可以是其他 自然數(shù)3、 4等等，均可依據(jù)本發(fā)明的控制數(shù)據(jù)的處理方法的第二實施例的原理 實施。
相應地，下面對本發(fā)明的控制數(shù)據(jù)處理裝置進行說明。
圖6是本發(fā)明的控制數(shù)據(jù)處理裝置的第一實施例示意圖，參照該圖，該控 制數(shù)據(jù)處理裝置包括控制數(shù)據(jù)獲得單元61、劃分單元62、判斷執(zhí)行單元63、時 間長度計算單元64、控制信號輸出單元65，其中時間長度計算單元64包括引 入單元641、計算單元642,各單元連接關(guān)系及功能如下述
控制數(shù)據(jù)獲得單元61、判斷執(zhí)行單元63分別與劃分單元62相連，判斷執(zhí) 行單元63、控制信號輸出單元65分別與時間長度計算單元64相連，引入單元 641與計算單元642相連；
控制數(shù)據(jù)獲得單元61 ，用于獲得鎖相環(huán)路中的16Bit的DAC器件控制數(shù)據(jù)， 例如16Bit的DAC器件控制數(shù)據(jù)值為8b05h (以十六進制表示，下面流程均以 該例說明)；
劃分單元62，用于將16Bit的DAC器件控制數(shù)據(jù)劃分為位數(shù)與DAC器件 位數(shù)相等的高位控制數(shù)據(jù)(12Bit)、低位控制數(shù)據(jù)(4Bit)，即12Bit的高位控制 數(shù)據(jù)為8b0h、 4Bit的低位控制數(shù)據(jù)為5h;
判斷執(zhí)行單元63，用于判斷所劃分的4Bit低位控制數(shù)據(jù)值是否為0,若是， 則向所述DAC器件發(fā)送所述12Bit的高位控制數(shù)據(jù)8bOh進行處理，得到所述鎖 相環(huán)路中振蕩器控制信號，否則觸發(fā)時間長度計算單元64工作；
引入單元641，用于引入PWM信號周期16秒(s)、低位控制數(shù)據(jù)位數(shù)4、 低位控制數(shù)據(jù)值為5;
計算單元642，用于計算高位控制數(shù)據(jù)值加1所得8blh (以十六進制表示) 后對應的脈沖部分在PWM信號周期16s中所占時間長度7;:
T1=N/2n1*T=5/2(4)*16=5(s)
計算高位控制數(shù)據(jù)值8b0h (以十六進制表示)對應的非脈沖部分在PWM 信號周期16s中所占時間長度T2: T2=T-T1=16-5 = 11(s);
那么所形成的PWM信號仍可以如圖3所示，其中PWM信號的脈沖部分取 值為8blh (以十六進制表示)且在一個PWM周期16s內(nèi)所占時間長度為5s, 非脈沖部分取值為8b0h且在一個PWM周期16s內(nèi)所占時間長度為l1s;
控制信號輸出單元65,用于向所述12Bit的DAC器件發(fā)送所得到的PWM 信號，之后12Bit的DAC器件可以根據(jù)該PWM信號產(chǎn)生鎖相環(huán)路中用于控制 振蕩器的控制信號(如壓控信號)。
實施如圖6所示的本發(fā)明實施例的控制數(shù)據(jù)處理裝置，通過劃分單元62對 鎖相環(huán)路中位數(shù)高于DAC器件位數(shù)的控制數(shù)據(jù)進行劃分，劃分為位數(shù)與所述 DAC器件位數(shù)相等的高位控制數(shù)據(jù)、低位控制數(shù)據(jù)，由時間長度計算單元64 計算所述高位控制凄t據(jù)值加1后對應的脈沖部分、高位控制數(shù)據(jù)值對應的非脈
沖部分在PWM信號周期中分別所占時間長度，并由控制信號輸出單元65向所 述DAC器件發(fā)送所述PWM信號進行處理，得到所述鎖相環(huán)路中振蕩器控制信 號，從而實現(xiàn)采用PWM功能以低位數(shù)的DAC器件實現(xiàn)高位數(shù)DAC器件的功 能，降低成本。
圖7是本發(fā)明的控制數(shù)據(jù)處理裝置的第二實施例示意圖，參照該圖，該控 制數(shù)據(jù)處理裝置包括控制數(shù)據(jù)獲得單元71、劃分單元72、時間長度計算單元73、 控制信號輸出單元74，各單元連接關(guān)系及功能如下述
控制數(shù)據(jù)獲得單元71、時間長度計算單元73分別與劃分單元72相連，時 間長度計算單元73與控制信號輸出單元74相連；
控制數(shù)據(jù)獲得單元71 ，用于獲得鎖相環(huán)路中的16Bit的DAC器件控制數(shù)據(jù)， 例如16Bit的DAC器件控制數(shù)據(jù)值為9allh (以十六進制表示，下面流程均以 該例-i充明)；
劃分單元72,用于將16Bit的DAC器件控制數(shù)據(jù)劃分為位數(shù)與DAC器件 位數(shù)相等的高位控制數(shù)據(jù)(8Bit)、低位控制數(shù)據(jù)(8Bit),即8Bit的高位控制數(shù) 據(jù)為9ah、 8Bit的低位控制數(shù)據(jù)為llh;
時間長度計算單元73，用于首先引入PWM信號周期16s、低位控制數(shù)據(jù)位 數(shù)8、低位控制數(shù)據(jù)值17 (以十進制表示，十六進制對應為llh);其次，計算 高位控制數(shù)據(jù)值加2(用于調(diào)整PWM信號占空比的給定值為自然數(shù)2 )所得9ch (以十六進制表示)后對應的脈沖部分在PWM信號周期16s中所占時間長度r;:
<formula>complex formula see original document page 13</formula> ，
<formula>complex formula see original document page 13</formula>),其中，2為用于調(diào)整PWM信號占空比的給定值，由 于占空比等于PWM信號脈沖部分時間長度所占真?zhèn)€PWM信號周期的比例，則 當PWM信號周期不變時，所述高位控制數(shù)據(jù)值所加給定值2可作為計算脈沖部 分在PWM信號周期中所占時間長度的權(quán)重，最終得到高位控制數(shù)據(jù)值加2后對 應的脈沖部分在PWM信號周期中所占時間長度0.53125s;
計算高位控制數(shù)據(jù)值8b0h (以十六進制表示)對應的非脈沖部分在PWM 信號周期16s中所占時間長度K:<formula>complex formula see original document page 13</formula>；
那么所形成的PWM信號仍可以如圖3所示，其中PWM信號的脈沖部分取值為9ch(以十六進制表示)且在一個PWM周期16s內(nèi)所占時間長度為0.53125s, 非脈沖部分取值為9ah且在一個PWM周期16s內(nèi)所占時間長度為15.46875s;
控制信號輸出單元74，用于向所述犯it的DAC器件發(fā)送所得到的PWM信 號，之后8Bit的DAC器件可以根據(jù)該PWM信號產(chǎn)生鎖相環(huán)路中用于控制振蕩 器的控制信號(如壓控信號)。
實施如圖7所示的本發(fā)明實施例的控制數(shù)據(jù)處理裝置，通過劃分單元72對 鎖相環(huán)路中位數(shù)高于DAC器件位數(shù)的控制數(shù)據(jù)進行劃分，劃分為位數(shù)與所述 DAC器件位數(shù)相等的高位控制數(shù)據(jù)、低位控制數(shù)據(jù)，由時間長度計算單元73 計算所述高位控制數(shù)據(jù)值加2后對應的脈沖部分、高位控制數(shù)據(jù)值對應的非脈 沖部分在PWM信號周期中分別所占時間長度，并由控制信號輸出單元74向所 述DAC器件發(fā)送所述PWM信號進行處理，得到所述鎖相環(huán)路中振蕩器控制信 號，從而實現(xiàn)采用PWM功能以低位數(shù)的DAC器件實現(xiàn)高位數(shù)DAC器件的功 能，降低成本。
值得說明的是，所述控制數(shù)據(jù)處理裝置可存在于DAC器件之中，也可以以 獨立的設(shè)備形式存在(與DAC器件相連)等。
另外，本領(lǐng)域普通技術(shù)人員可以理解實現(xiàn)上述實施例方法中的全部或部分 流程，是可以通過程序來指令相關(guān)的硬件來完成，所述的程序可存儲于一計算 機可讀M"儲介質(zhì)中，該程序在執(zhí)行時，可包括如上述各方法的實施例的流程。 其中，所述的存儲介質(zhì)可為磁碟、光盤、只讀存儲記憶體(Read-Only Memory, ROM)或隨機存儲記憶體(Radom Access Memory, RAM)等。
以上所述是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術(shù)領(lǐng)域的普通技 術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進和潤飾，這 些改進和潤飾也視為本發(fā)明的保護范圍。
權(quán)利要求
1、一種控制數(shù)據(jù)的處理方法，其特征在于，包括獲得鎖相環(huán)路中位數(shù)高于數(shù)模轉(zhuǎn)換器位數(shù)的控制數(shù)據(jù)；將所述控制數(shù)據(jù)劃分為位數(shù)與所述數(shù)模轉(zhuǎn)換器位數(shù)相等的高位控制數(shù)據(jù)、低位控制數(shù)據(jù)；計算所述高位控制數(shù)據(jù)值加一給定值后對應的脈沖部分、高位控制數(shù)據(jù)值對應的非脈沖部分在脈寬調(diào)制信號周期中分別所占時間長度；發(fā)送所述脈寬調(diào)制信號到所述數(shù)模轉(zhuǎn)換器進行處理。
2、 如權(quán)利要求1所述的控制數(shù)據(jù)的處理方法，其特征在于，所述給定值 為l,所述計算所述高位控制數(shù)據(jù)值加一給定值后對應的脈沖部分、高位控制數(shù) 據(jù)值對應的非脈沖部分在脈寬調(diào)制信號周期中分別所占時間長度包括引入所述脈寬調(diào)制信號周期T 、低位控制數(shù)據(jù)位數(shù)n1、低位控制數(shù)據(jù)值為N; 計算所述高位控制數(shù)據(jù)值加1后對應的脈沖部分在脈寬調(diào)制信號周期中所 占時間長度T1:T1=N/(2)n1 × T；計算所述高位控制數(shù)據(jù)值對應的非脈沖部分在脈寬調(diào)制信號周期中所占時間長度T2:T2= T-T1
3、 如權(quán)利要求2所述的控制數(shù)據(jù)的處理方法，其特征在于，所述將所述控制數(shù)據(jù)劃分為位數(shù)與所述數(shù);漠轉(zhuǎn)換器位數(shù)相等的高位控制數(shù)據(jù)、低位控制數(shù)據(jù) 之后，所述計算所述高位控制數(shù)據(jù)值加一給定值后對應的脈沖部分、高位控制 數(shù)據(jù)值對應的非脈沖部分在脈寬調(diào)制信號周期中分別所占時間長度之前還包括判斷所述低位控制數(shù)據(jù)值是否為0,若是，則向所述數(shù)模轉(zhuǎn)換器發(fā)送所述高位控制數(shù)據(jù)進行處理，得到所述鎖 相環(huán)路中振蕩器控制信號，否則計算所述高位控制數(shù)據(jù)值加1后對應的脈沖部分、高位控制數(shù)據(jù)值對應的非脈沖部分在脈寬調(diào)制信號周期中分別所占時間長度。
4、 如權(quán)利要求l所述的控制數(shù)據(jù)的處理方法，其特征在于，所述給定值為 一自然數(shù)，該自然數(shù)用于調(diào)整所述脈寬調(diào)制信號的占空比。
5、 如權(quán)利要求1至4中任一項所迷的控制數(shù)據(jù)的處理方法，其特征在于， 所述向所述數(shù)模轉(zhuǎn)換器發(fā)送所述脈寬調(diào)制信號進行處理，得到所述鎖相環(huán)路中 振蕩器控制信號之后還包括判斷所述數(shù)模轉(zhuǎn)換器處理所得模擬信號的調(diào)制頻率是否達到預先設(shè)定的閾值，若是，則對所述才莫擬信號進行低通濾波處理得到最終的模擬信號。
6、 如權(quán)利要求1至4中任一項所迷的控制數(shù)據(jù)的處理方法，其特征在于， 該方法基于邏輯產(chǎn)生所述脈寬調(diào)制信號。
7、 一種控制數(shù)據(jù)處理裝置，其特征在于，包括控制數(shù)據(jù)獲得單元，獲得鎖相環(huán)路中位數(shù)高于數(shù)模轉(zhuǎn)換器位數(shù)的控制數(shù)據(jù)； 劃分單元，將所述控制數(shù)據(jù)劃分為位數(shù)與所述數(shù)模轉(zhuǎn)換器位數(shù)相等的高位控制數(shù)據(jù)、低位控制數(shù)據(jù)；時間長度計算單元，計算所述高位控制數(shù)據(jù)值加一給定值后對應的脈沖部分、高位控制數(shù)據(jù)值對應的非脈沖部分在脈寬調(diào)制信號周期中分別所占時間長度；控制信號輸出單元，發(fā)送所述脈寬調(diào)制信號到所述數(shù)模轉(zhuǎn)換器進行處理。
8、 如權(quán)利要求7所述的控制數(shù)據(jù)處理裝置，其特征在于，所述給定值為1, 所述時間長度計算單元包括引入單元，引入所述脈寬調(diào)制信號周期T、低位控制數(shù)據(jù)位數(shù)n1、低位控制數(shù)據(jù)值為N;計算單元，計算所述高位控制數(shù)據(jù)值加1后對應的脈沖部分在脈寬調(diào)制信 號周期中所占時間長度T1:T1=N/2n1 x T計算所述高位控制數(shù)據(jù)值對應的非脈沖部分在脈寬調(diào)制信號周期中所占時間長度T2=T-T1.
9、 如權(quán)利要求8所述的控制數(shù)據(jù)處理裝置，其特征在于，該控制數(shù)據(jù)處理 裝置還包括判斷執(zhí)行單元，判斷所述低位控制數(shù)據(jù)值是否為0,若是，則發(fā)送所述高位 控制數(shù)據(jù)到所述數(shù)4莫轉(zhuǎn)換器進行處理，否則觸發(fā)所述時間長度計算單元工作。
10、 如權(quán)利要求7所述的控制數(shù)據(jù)處理裝置，其特征在于，所述給定值為 一自然數(shù)，該自然數(shù)用于調(diào)整所述脈寬調(diào)制信號的占空比。
全文摘要
本發(fā)明公開了一種控制數(shù)據(jù)的處理方法，包括對鎖相環(huán)路中位數(shù)高于DAC器件位數(shù)的控制數(shù)據(jù)進行劃分，劃分為位數(shù)與所述DAC器件位數(shù)相等的高位控制數(shù)據(jù)、低位控制數(shù)據(jù)，計算所述高位控制數(shù)據(jù)值加一給定值后對應的脈沖部分、高位控制數(shù)據(jù)值對應的非脈沖部分在PWM信號周期中分別所占時間長度，并發(fā)送所述PWM信號到所述DAC器件進行處理。本發(fā)明還公開了一種控制數(shù)據(jù)處理裝置。采用本發(fā)明，可實現(xiàn)采用PWM功能以低位數(shù)的DAC器件實現(xiàn)高位數(shù)DAC器件的功能，降低成本，且簡單易行。
文檔編號H04L7/033GK101202616SQ20071003245
公開日2008年6月18日 申請日期2007年12月14日 優(yōu)先權(quán)日2007年12月14日
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