專(zhuān)利名稱(chēng)：高速下行分組接入的hs－scch信道編碼裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及第三代(3G)移動(dòng)通信系統(tǒng)，尤其涉及一種寬帶碼分多址系統(tǒng)(WCDMA)的高速下行分組接入的HS-SCCH信道編碼裝置。
背景技術(shù)：
寬帶CDMA(WCDMA)是第三代移動(dòng)通信系統(tǒng)的主流體制之一。其中R5版本提出的HSDPA(High Speed Downlink Packet Access，即高速下行分組接入)技術(shù)已經(jīng)成為當(dāng)今的研究熱點(diǎn)。HSDPA技術(shù)是實(shí)現(xiàn)提高WCDMA網(wǎng)絡(luò)高速下行數(shù)據(jù)傳輸速率最為重要的技術(shù)，是3GPP在R5協(xié)議中為了滿(mǎn)足上下行數(shù)據(jù)業(yè)務(wù)不對(duì)稱(chēng)的需求提出來(lái)的，它可以在不改變已經(jīng)建設(shè)的WCDMA系統(tǒng)網(wǎng)絡(luò)結(jié)構(gòu)的基礎(chǔ)上，大大提高用戶(hù)下行數(shù)據(jù)業(yè)務(wù)速率，可達(dá)到10Mbps以上，該技術(shù)是WCDMA網(wǎng)絡(luò)建設(shè)中提高下行容量和數(shù)據(jù)業(yè)務(wù)速率的一種重要技術(shù)。
為了實(shí)現(xiàn)HSDPA的功能特性，在3GPP物理層規(guī)范中引入了三個(gè)下行物理信道HS-DSCH、HS-SCCH、HS-DPCCH。其中HS-SCCH(Shared ControlChannel for HS-DSCH，即共享控制信道)承載HS-DSCH(High SpeedDownlink Shared Channel，高速下行共享信道)上用來(lái)解碼的物理層控制信令。控制信令通過(guò)HS-SCCH消息塊傳遞，每個(gè)HS-SCCH消息塊的持續(xù)時(shí)間為3個(gè)時(shí)隙，分為兩個(gè)部分，第一部分(第1個(gè)時(shí)隙)承載對(duì)定時(shí)敏感的信令，這些信令用于按時(shí)啟動(dòng)解調(diào)過(guò)程以避免碼片級(jí)數(shù)據(jù)緩沖；第二部分(剩下的2個(gè)時(shí)隙)承載對(duì)定時(shí)不敏感的信令，包括檢測(cè)HS-SCCH信息和HARQ處理信息可靠性的循環(huán)冗余校驗(yàn)(CRC)。為了保護(hù)信令的可靠傳輸，HS-SCCH的這兩部分信令都用終端特定掩碼進(jìn)行加擾，以便終端判斷接收到的HS-SCCH信道是否是發(fā)給自己的消息。
HS-SCCH信道編碼的流程分為圖1所示的HS-SCCH信道編碼時(shí)隙1處理流程圖，圖2所示的HS-SCCH信道編碼時(shí)隙2、3處理流程圖，兩個(gè)流程相互獨(dú)立處理。輸入數(shù)據(jù)以UE(user equipment)為單位，即一次處理一個(gè)UE，每個(gè)UE輸入數(shù)據(jù)包括X1(8bits位寬)、X2(13bits位寬)、Xue(16bits位寬)，參數(shù)完成編碼處理后，時(shí)隙1處理流程從105輸出40bits比特流，時(shí)隙2、3處理流程從207輸出80bits比特流，要求105輸出的40bits先于207輸出的80bits發(fā)送出來(lái)。兩路數(shù)據(jù)在時(shí)序上應(yīng)該能夠合并為一路數(shù)據(jù)，如圖3所示。
101、103支路與102、104支路是并行處理的。101對(duì)輸入數(shù)據(jù)X1進(jìn)行1/3卷積編碼處理；103對(duì)101輸出的48bits數(shù)據(jù)進(jìn)行速率匹配1處理；102對(duì)輸入數(shù)據(jù)Xue進(jìn)行1/2卷積編碼處理；104對(duì)102輸出的48bits數(shù)據(jù)進(jìn)行速率匹配1處理；105將103輸出的40bits數(shù)據(jù)和104輸出的40bits數(shù)據(jù)進(jìn)行異或處理后產(chǎn)生時(shí)隙1處理的最后40bits輸出數(shù)據(jù)。
201將X1和X2數(shù)據(jù)合并成21bits數(shù)據(jù)，X1數(shù)據(jù)在前X2數(shù)據(jù)在后；202對(duì)輸入的21bits數(shù)據(jù)進(jìn)行CRC16處理；203對(duì)輸出的CRC16結(jié)果進(jìn)行逐位反序處理，如原來(lái)數(shù)據(jù)為{C15、C14、…C0}，反序后變?yōu)閧C0、C1、…C15}；204將Xue數(shù)據(jù)與CRC16反序后的結(jié)果進(jìn)行逐位異或處理；205將數(shù)據(jù)X2與204的輸出合并成29bits數(shù)據(jù)，X2在前204的輸出在后；206對(duì)205的輸出數(shù)據(jù)進(jìn)行1/3卷積編碼處理；207對(duì)206的輸出數(shù)據(jù)進(jìn)行速率匹配2處理后產(chǎn)生時(shí)隙2、3處理的最后80bits輸出數(shù)據(jù)。
現(xiàn)有的HS-SCCH信道編碼數(shù)據(jù)輸出時(shí)序如圖4所示，可以看出由于圖1和圖2中各單元模塊的處理時(shí)間不同、輸出數(shù)據(jù)比特?cái)?shù)不同、輸出時(shí)序的要求不同，因此按照普通方法設(shè)計(jì)的HS-SCCH信道編碼裝置存在如下缺陷1、由于時(shí)隙1數(shù)據(jù)的處理時(shí)間+時(shí)隙1數(shù)據(jù)發(fā)送時(shí)間＞時(shí)隙2、3數(shù)據(jù)處理時(shí)間，所以，為了保證時(shí)隙1數(shù)據(jù)先發(fā)送完成，在時(shí)隙2、3數(shù)據(jù)處理完成之后需等待時(shí)隙1數(shù)據(jù)發(fā)送完成，即需等待圖4中的T1時(shí)間；2、為了保證前一個(gè)UE數(shù)據(jù)的處理結(jié)果不影響到第二個(gè)UE數(shù)據(jù)的處理，則需要在前一個(gè)UE處理完成并發(fā)送完成之后才開(kāi)始讀取下一個(gè)UE的數(shù)據(jù)進(jìn)行處理，但是目前的HS-SCCH信道編碼裝置存在最后送出的數(shù)據(jù)合并后在不同UE間有時(shí)序間隔的問(wèn)題，即圖4中的T2時(shí)序間隔。
上述2個(gè)缺陷導(dǎo)致最后的輸出數(shù)據(jù)不緊湊，總的數(shù)據(jù)輸出延時(shí)變大，實(shí)現(xiàn)此方法的電路利用率也不高，這在對(duì)數(shù)據(jù)處理延時(shí)要求高的場(chǎng)合是不能滿(mǎn)足要求的。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種高速下行分組接入的HS-SCCH信道編碼裝置，使得輸出數(shù)據(jù)緊湊、總的數(shù)據(jù)輸出延時(shí)減小、提高了電路的利用率。
為了解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種高速下行分組接入的HS-SCCH信道編碼裝置，，包括第一處理電路和第二處理電路，所述第一處理電路包括第一卷積編碼單元和第一速率匹配單元，輸入數(shù)據(jù)經(jīng)第一卷積編碼單元編碼，再經(jīng)第一速率匹配單元進(jìn)行速率匹配和異或處理后輸出，其特征在于，所述第二處理電路為所述第一處理電路提供讀取下一組輸入數(shù)據(jù)的使能信號(hào)，包括依次相連的CRC16電路單元、第二卷積編碼單元、第二速率匹配單元和計(jì)數(shù)器監(jiān)測(cè)單元，以及在以下的一個(gè)或幾個(gè)位置還連接有延時(shí)補(bǔ)償單元在所述CRC16電路單元之前、在CRC16電路單元和第二卷積編碼單元之間、在第二卷積編碼單元和第二速率匹配單元之間。
進(jìn)一步地，上述裝置還可具有以下特點(diǎn)所述HS-SCCH信道上一個(gè)數(shù)據(jù)塊的持續(xù)時(shí)間為三個(gè)時(shí)隙，所述第一處理電路用于完成第一時(shí)隙數(shù)據(jù)的處理及輸出，所述第二處理電路用于完成第二、三時(shí)隙數(shù)據(jù)的處理及輸出。
進(jìn)一步地，上述裝置還可具有以下特點(diǎn)所述延時(shí)補(bǔ)償單元，用于使第二處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間等于第一處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間與第一處理電路處理后數(shù)據(jù)輸出時(shí)間之和。
進(jìn)一步地，上述裝置還可具有以下特點(diǎn)所述延時(shí)補(bǔ)償單元使第二處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間延時(shí)5個(gè)時(shí)鐘周期。
進(jìn)一步地，上述裝置還可具有以下特點(diǎn)所述延時(shí)補(bǔ)償單元為移位寄存器。
進(jìn)一步地，上述裝置還可具有以下特點(diǎn)所述計(jì)數(shù)器監(jiān)測(cè)單元用于監(jiān)測(cè)第二處理電路數(shù)據(jù)的輸出，控制第一處理電路和第二處理電路輸入數(shù)據(jù)的接收，使前一個(gè)周期的輸入數(shù)據(jù)經(jīng)第一處理電路、第二處理電路處理輸出完成時(shí)，下一周期的輸入數(shù)據(jù)經(jīng)處理后開(kāi)始輸出。
進(jìn)一步地，上述裝置還可具有以下特點(diǎn)所述計(jì)數(shù)器監(jiān)測(cè)單元用于監(jiān)測(cè)第二處理電路數(shù)據(jù)的輸出，控制第一處理電路和第二處理電路輸入數(shù)據(jù)的接收是指，所述計(jì)數(shù)器監(jiān)測(cè)單元監(jiān)測(cè)第二處理電路輸出數(shù)據(jù)的發(fā)送計(jì)數(shù)器，當(dāng)該計(jì)數(shù)器值等于預(yù)設(shè)的監(jiān)測(cè)值時(shí)，所述計(jì)數(shù)器監(jiān)測(cè)單元發(fā)出讀下一個(gè)周期輸入數(shù)據(jù)的讀取信號(hào)，通知所述第一處理電路和第二處理電路讀取數(shù)據(jù)。
進(jìn)一步地，上述裝置還可具有以下特點(diǎn)如果所述第二處理電路輸出數(shù)據(jù)的發(fā)送計(jì)數(shù)器為減計(jì)數(shù)器，則所述計(jì)數(shù)器監(jiān)測(cè)單元預(yù)設(shè)的監(jiān)測(cè)值為35；如果所述第二處理電路輸出數(shù)據(jù)的發(fā)送計(jì)數(shù)器為加計(jì)數(shù)器，則所述計(jì)數(shù)器監(jiān)測(cè)單元中預(yù)設(shè)的監(jiān)測(cè)值為45。
與現(xiàn)有技術(shù)相比，本發(fā)明改進(jìn)了HS-SCCH信道編碼裝置。在不增加電路復(fù)雜度的前提下使整個(gè)編碼輸出比特流時(shí)序更加緊湊，時(shí)序的可預(yù)測(cè)性增強(qiáng)，整個(gè)數(shù)據(jù)輸出延時(shí)達(dá)到最小，提高了電路的利用率，使得根據(jù)本發(fā)明設(shè)計(jì)出時(shí)延要求更加嚴(yán)格的裝置成為可能。


圖1為現(xiàn)有HS-SCCH信道編碼時(shí)隙1處理流程圖；圖2為現(xiàn)有HS-SCCH信道編碼時(shí)隙2、3處理流程圖；圖3為時(shí)隙1和時(shí)隙2、3處理后的比特流合并成一路比特流輸出的時(shí)序圖；圖4為現(xiàn)有HS-SCCH信道編碼裝置處理時(shí)序圖；圖5為本實(shí)施例用于高速下行分組接入的HS-SCCH信道編碼裝置圖；圖6為本實(shí)施例時(shí)隙2、3處理電路的內(nèi)部結(jié)構(gòu)圖；
圖7為本實(shí)施例HS-SCCH信道編碼裝置優(yōu)化后的數(shù)據(jù)輸出時(shí)序圖。
具體實(shí)施例方式
下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。
本實(shí)施例用于高速下行分組接入的HS-SCCH信道編碼裝置如圖5所示，包括時(shí)隙1處理電路(以下稱(chēng)為第一處理電路)和時(shí)隙2、3處理電路(以下稱(chēng)為第二處理電路)，第二處理電路為第一處理電路提供讀取下一組輸入數(shù)據(jù)的使能信號(hào)，其中第一處理電路501，用于完成HS-SCCH信道編碼中第一時(shí)隙數(shù)據(jù)(包括X1和XUE)的處理及輸出，包括第一卷積編碼單元和第一速率匹配單元，輸入數(shù)據(jù)經(jīng)第一卷積編碼單元編碼，再經(jīng)第一速率匹配單元進(jìn)行速率匹配和異或處理后輸出；第二處理電路502，用于完成HS-SCCH信道編碼中第二、三時(shí)隙數(shù)據(jù)(包括X1、X2和XUE)處理及輸出，以及控制第一處理電路和自身的輸入數(shù)據(jù)的接收，包括CRC16電路單元、第二卷積編碼單元、第二速率匹配單元，還包括延時(shí)補(bǔ)償單元和計(jì)數(shù)器監(jiān)測(cè)單元，其中CRC16電路單元、第二卷積編碼單元、第二速率匹配單元和計(jì)數(shù)器監(jiān)測(cè)單元依次相連，所述延時(shí)補(bǔ)償單元位于CRC16電路單元之前或者位于CRC16電路單元和第二卷積編碼單元之間，或者位于第二卷積編碼單元和第二速率匹配單元之間；第二處理電路內(nèi)部結(jié)構(gòu)如圖6所示，其中所述CRC16電路單元包括CRC16電路、逐位反序電路、異或門(mén)電路和合并電路，處理流程在背景技術(shù)中已有描述，此處不再贅述；所述延時(shí)補(bǔ)償單元，用于使第二處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間等于第一處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間與第一處理電路處理后數(shù)據(jù)輸出時(shí)間之和；所述計(jì)數(shù)器監(jiān)測(cè)單元，用于監(jiān)測(cè)第二處理電路數(shù)據(jù)的輸出，控制第一處理電路和第二處理電路輸入數(shù)據(jù)的接收，使前一個(gè)周期的輸入數(shù)據(jù)(如一個(gè)UE)經(jīng)第一處理電路、第二處理電路處理后輸出完成時(shí)，下一周期的輸入數(shù)據(jù)經(jīng)處理后開(kāi)始輸出；本實(shí)施例HS-SCCH信道編碼裝置還包括一外部應(yīng)用電路503，用于為本裝置提供第一處理電路和第二處理電路的輸入信號(hào)、提供控制第一處理電路和第二處理電路工作的外部使能信號(hào)，以及接收電路處理后的輸出數(shù)據(jù)。
如果輸入數(shù)據(jù)以UE為單位，即一次處理一個(gè)UE，每個(gè)UE輸入數(shù)據(jù)包括X1(8bits位寬)、X2(13bits位寬)、Xue(16bits位寬)，如圖1、2所示，101需要16個(gè)時(shí)鐘周期完成處理，103加105需要1個(gè)時(shí)鐘周期完成處理，102需要24個(gè)時(shí)鐘周期完成處理，104加105需要1個(gè)時(shí)鐘周期完成處理，取處理時(shí)間最長(zhǎng)的支路102、104支路，這樣第一處理電路的處理過(guò)程就需要25個(gè)時(shí)鐘周期；201處理時(shí)間很短，可以忽略不計(jì)；202需要21個(gè)時(shí)鐘周期完成處理，203加204加205需要1個(gè)時(shí)鐘周期完成處理，206需要37個(gè)時(shí)鐘周期完成處理，207需要1個(gè)時(shí)鐘周期完成處理，這樣第二處理電路處理過(guò)程共需要60個(gè)時(shí)鐘周期。由此可以看出，第一處理電路的處理時(shí)間(25個(gè)時(shí)鐘周期)與第一處理電路數(shù)據(jù)發(fā)送時(shí)間(40個(gè)時(shí)鐘周期)之和與第二處理電路的處理時(shí)間(60個(gè)時(shí)鐘周期)相比，相差5個(gè)時(shí)鐘周期，因此在第二處理電路的處理過(guò)程中增加5個(gè)時(shí)鐘周期的延時(shí)補(bǔ)償即可使第二處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間等于第一處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間與輸出數(shù)據(jù)的時(shí)間之和，這樣當(dāng)?shù)谝惶幚黼娐份敵霰忍亓靼l(fā)送完成時(shí)，第二處理電路輸出比特流剛好開(kāi)始發(fā)送，從而消除了圖4中的T1等待時(shí)間。
所述延時(shí)補(bǔ)償單元可采用插入5級(jí)移位寄存器的方法增加5個(gè)時(shí)鐘周期處理時(shí)間，即在如圖6所示的位置，在CRC16運(yùn)算之前進(jìn)行延時(shí)補(bǔ)償是因?yàn)樵撐恢檬谴斜忍亓鏖_(kāi)始輸入的地方，處理起來(lái)比較簡(jiǎn)單，在其他實(shí)施例中，也可以在合并單元606和1/3卷積編碼單元607之間，或者可以在圖6中1/3卷積編碼單元607和速率匹配單元608之間插入延時(shí)補(bǔ)償單元，只要保證電路的正常工作即可?；蛘哌€可以采用多個(gè)延時(shí)補(bǔ)償單元實(shí)現(xiàn)，如采用2個(gè)延時(shí)補(bǔ)償單元，一個(gè)延時(shí)補(bǔ)償單元為兩級(jí)移位寄存器，另一個(gè)延時(shí)補(bǔ)償單元為三級(jí)移位寄存器，兩個(gè)延時(shí)補(bǔ)償單元可分別置于上述位置，只要保證在第二處理電路的數(shù)據(jù)處理時(shí)間上增加5個(gè)時(shí)鐘周期即可。當(dāng)該延時(shí)補(bǔ)償單元位于1/3卷積編碼單元607和速率匹配單元608之間時(shí)，由于速率匹配單元以每個(gè)時(shí)鐘周期3bits的方式接收數(shù)據(jù)，因此需要15個(gè)寄存器實(shí)現(xiàn)5個(gè)時(shí)鐘周期的延時(shí)。
所述輸入數(shù)據(jù)X1由8比特組成，其中前7比特為HS PDSCH信道碼集合的映射信息(Channelization-code-set information)，后1比特為調(diào)制方式信息(Modulation scheme information)；所述輸入數(shù)據(jù)X2由13比特組成，其中前6比特為傳輸塊大小信息(Transport-block size information)，隨后的3比特為混合自動(dòng)重傳信息(Hybrid-ARQ process information)，再隨后的3比特為冗余和星座版本信息(Redundancy and constellation version)，最后1比特為新數(shù)據(jù)指示信息(New data indicator)；所述輸入數(shù)據(jù)Xue由16比特組成，為用戶(hù)設(shè)備的無(wú)線網(wǎng)絡(luò)標(biāo)識(shí)信息(UE identity)。上述數(shù)據(jù)X1、X2和Xue的定義在《3GPP TS 25.212 V5.9.0(2004-06)》中均可已查到。
如前所述，本實(shí)施例中第一處理電路501的處理時(shí)間為25個(gè)時(shí)鐘周期，再加上下一個(gè)UE參數(shù)請(qǐng)求所需要的握手過(guò)程等必要的硬件處理開(kāi)銷(xiāo)為10個(gè)時(shí)鐘周期，因此，在第二處理電路輸出數(shù)據(jù)發(fā)送完成之前35個(gè)時(shí)鐘周期讀取下一個(gè)UE數(shù)據(jù)，可以使得前一個(gè)UE的第二處理電路處理后數(shù)據(jù)剛剛發(fā)送完成時(shí)下一個(gè)UE的第一處理電路的數(shù)據(jù)也剛好處理完成并開(kāi)始串行發(fā)送，這樣前一個(gè)UE的數(shù)據(jù)發(fā)送過(guò)程與后一個(gè)UE的數(shù)據(jù)發(fā)送過(guò)程就能很好的銜接起來(lái)，圖4中的T2時(shí)序間隔被消除，時(shí)序上變得緊湊了。
在電路實(shí)現(xiàn)時(shí)，第二處理電路502中增加一個(gè)計(jì)數(shù)器監(jiān)測(cè)單元，用于監(jiān)測(cè)第二處理電路輸出數(shù)據(jù)發(fā)送計(jì)數(shù)器，以及控制第一處理電路和第二處理電路輸入數(shù)據(jù)的接收，計(jì)數(shù)監(jiān)測(cè)單元中預(yù)設(shè)一個(gè)值M，當(dāng)?shù)诙幚黼娐份敵鰯?shù)據(jù)發(fā)送計(jì)數(shù)器的值與M值相等時(shí)，計(jì)數(shù)器監(jiān)測(cè)單元發(fā)出讀下一個(gè)UE參數(shù)的讀取信號(hào)，控制第一處理電路501、第二處理電路502下一個(gè)UE數(shù)據(jù)的接收。
所述固定值M根據(jù)第二處理電路輸出數(shù)據(jù)發(fā)送計(jì)數(shù)器實(shí)現(xiàn)方式不同而不同，例如，若該計(jì)數(shù)器是一個(gè)減計(jì)數(shù)器，在發(fā)送第一個(gè)比特?cái)?shù)據(jù)前計(jì)數(shù)器的初始值為80，以后每發(fā)送一個(gè)比特?cái)?shù)據(jù)該值將減1，當(dāng)該值減至0時(shí)，80個(gè)比特的數(shù)據(jù)剛好發(fā)送完成，則計(jì)數(shù)器監(jiān)測(cè)單元中的M值可設(shè)為35，當(dāng)監(jiān)測(cè)單元監(jiān)測(cè)到計(jì)數(shù)器的值等于35時(shí)，監(jiān)測(cè)電路發(fā)出讀下一個(gè)UE數(shù)據(jù)的讀取信號(hào)，通知第一處理電路501和第二處理電路502可以讀取下一個(gè)UE的數(shù)據(jù)，然后整個(gè)裝置在繼續(xù)發(fā)送前一個(gè)UE經(jīng)第二處理電路處理后的數(shù)據(jù)的同時(shí)開(kāi)始讀取下一個(gè)UE數(shù)據(jù)進(jìn)行新一輪處理；反之，若該計(jì)數(shù)器是一個(gè)加計(jì)數(shù)器，則M值可設(shè)為45，實(shí)現(xiàn)方式與上述過(guò)程類(lèi)似，這里不再贅述。
本發(fā)明在第二處理電路中，通過(guò)增加移位寄存器的延時(shí)補(bǔ)償單元和計(jì)數(shù)器監(jiān)測(cè)單元消除圖4中的T1等待時(shí)間和T2時(shí)序間隔，得到圖7所示的優(yōu)化后的時(shí)序，使HS-SCCH信道編碼流程輸出數(shù)據(jù)更加緊湊，總的數(shù)據(jù)輸出延時(shí)小，提高了電路的利用率。
上述方案完全可以應(yīng)用于HSDPA系統(tǒng)中，以FPGA硬件的方式進(jìn)行實(shí)現(xiàn)，做到實(shí)時(shí)處理。
前面提供了詳細(xì)的實(shí)施例的描述，以使得本領(lǐng)域的任何技術(shù)人員可以使用或者利用本發(fā)明。對(duì)這些實(shí)施例的各種修改對(duì)本領(lǐng)域內(nèi)的技術(shù)人員是顯而易見(jiàn)的。因而，本發(fā)明不限于這里所示的實(shí)施例，而應(yīng)根據(jù)符合這里所揭示的原理和新特征的最寬范圍。
權(quán)利要求
1.一種高速下行分組接入的HS-SCCH信道編碼裝置，包括第一處理電路和第二處理電路，所述第一處理電路包括第一卷積編碼單元和第一速率匹配單元，輸入數(shù)據(jù)經(jīng)第一卷積編碼單元編碼，再經(jīng)第一速率匹配單元進(jìn)行速率匹配和異或處理后輸出，其特征在于，所述第二處理電路為所述第一處理電路提供讀取下一組輸入數(shù)據(jù)的使能信號(hào)，包括依次相連的CRC16電路單元、第二卷積編碼單元、第二速率匹配單元和計(jì)數(shù)器監(jiān)測(cè)單元，以及在以下的一個(gè)或幾個(gè)位置還連接有延時(shí)補(bǔ)償單元在所述CRC16電路單元之前、在CRC16電路單元和第二卷積編碼單元之間、在第二卷積編碼單元和第二速率匹配單元之間。
2.如權(quán)利要求1所述的HS-SCCH信道編碼裝置，其特征在于，所述HS-SCCH信道上一個(gè)數(shù)據(jù)塊的持續(xù)時(shí)間為三個(gè)時(shí)隙，所述第一處理電路用于完成第一時(shí)隙數(shù)據(jù)的處理及輸出，所述第二處理電路用于完成第二、三時(shí)隙數(shù)據(jù)的處理及輸出。
3.如權(quán)利要求1所述的HS-SCCH信道編碼裝置，其特征在于，所述延時(shí)補(bǔ)償單元，用于使第二處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間等于第一處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間與第一處理電路處理后數(shù)據(jù)輸出時(shí)間之和。
4.如權(quán)利要求3所述的HS-SCCH信道編碼裝置，其特征在于，所述延時(shí)補(bǔ)償單元使第二處理電路對(duì)輸入數(shù)據(jù)的處理時(shí)間延時(shí)5個(gè)時(shí)鐘周期。
5.如權(quán)利要求1所述的HS-SCCH信道編碼裝置，其特征在于，所述延時(shí)補(bǔ)償單元為移位寄存器。
6.如權(quán)利要求1所述的HS-SCCH信道編碼裝置，其特征在于，所述計(jì)數(shù)器監(jiān)測(cè)單元用于監(jiān)測(cè)第二處理電路數(shù)據(jù)的輸出，控制第一處理電路和第二處理電路輸入數(shù)據(jù)的接收，使前一個(gè)周期的輸入數(shù)據(jù)經(jīng)第一處理電路、第二處理電路處理輸出完成時(shí)，下一周期的輸入數(shù)據(jù)經(jīng)處理后開(kāi)始輸出。
7.如權(quán)利要求6所述的HS-SCCH信道編碼裝置，其特征在于，所述計(jì)數(shù)器監(jiān)測(cè)單元用于監(jiān)測(cè)第二處理電路數(shù)據(jù)的輸出，控制第一處理電路和第二處理電路輸入數(shù)據(jù)的接收是指，所述計(jì)數(shù)器監(jiān)測(cè)單元監(jiān)測(cè)第二處理電路輸出數(shù)據(jù)的發(fā)送計(jì)數(shù)器，當(dāng)該計(jì)數(shù)器值等于預(yù)設(shè)的監(jiān)測(cè)值時(shí)，所述計(jì)數(shù)器監(jiān)測(cè)單元發(fā)出讀下一個(gè)周期輸入數(shù)據(jù)的讀取信號(hào)，通知所述第一處理電路和第二處理電路讀取數(shù)據(jù)。
8.如權(quán)利要求7所述的HS-SCCH信道編碼裝置，其特征在于，如果所述第二處理電路輸出數(shù)據(jù)的發(fā)送計(jì)數(shù)器為減計(jì)數(shù)器，則所述計(jì)數(shù)器監(jiān)測(cè)單元預(yù)設(shè)的監(jiān)測(cè)值為35；如果所述第二處理電路輸出數(shù)據(jù)的發(fā)送計(jì)數(shù)器為加計(jì)數(shù)器，則所述計(jì)數(shù)器監(jiān)測(cè)單元中預(yù)設(shè)的監(jiān)測(cè)值為45。
全文摘要
本發(fā)明公開(kāi)了一種高速下行分組接入的HS－SCCH信道編碼裝置，使輸出數(shù)據(jù)緊湊、延時(shí)減小、提高電路利用率。包括第一處理電路和第二處理電路，第一處理電路包括第一卷積編碼單元和第一速率匹配單元，輸入數(shù)據(jù)經(jīng)第一卷積編碼單元編碼，再經(jīng)第一速率匹配單元進(jìn)行速率匹配和異或處理后輸出，其特征在于，第二處理電路為所述第一處理電路提供讀取下一組輸入數(shù)據(jù)的使能信號(hào)，包括依次相連的CRC16電路單元、第二卷積編碼單元、第二速率匹配單元和計(jì)數(shù)器監(jiān)測(cè)單元，以及在以下的一個(gè)或幾個(gè)位置還連接有延時(shí)補(bǔ)償單元在所述CRC16電路單元之前、在CRC16電路單元和第二卷積編碼單元之間、在第二卷積編碼單元和第二速率匹配單元之間。
文檔編號(hào)H04B1/707GK101026412SQ200710005679
公開(kāi)日2007年8月29日 申請(qǐng)日期2007年3月13日 優(yōu)先權(quán)日2007年3月13日
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