專利名稱：通訊波特率可任意設(shè)置的串行接口卡的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及計(jì)算機(jī)與外圍設(shè)備之間的連接設(shè)備，更具體地指一種通訊波特率任意可設(shè)的串行接口卡。
背景技術(shù)：
串行接口卡主要用于外圍設(shè)備與計(jì)算機(jī)之間的串行數(shù)據(jù)傳輸與通信連接，以及在采用多臺微機(jī)處理機(jī)組成分級分布控制系統(tǒng)中，各計(jì)算機(jī)之間的通信。串行接口卡是由時鐘電路、外圍驅(qū)動電路、數(shù)字邏輯電路組成，請先參閱圖1所示，外圍驅(qū)動電路將計(jì)算機(jī)來的并行數(shù)據(jù)驅(qū)動后發(fā)送給數(shù)字邏輯電路，并將數(shù)字邏輯電路轉(zhuǎn)換得到的并行數(shù)據(jù)接收等待計(jì)算機(jī)取走。數(shù)字邏輯電路在發(fā)送數(shù)據(jù)時將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并對有效數(shù)據(jù)“包裝”，即加上起始位、產(chǎn)生奇偶校驗(yàn)位和停止位，再發(fā)送出去。接收數(shù)據(jù)時要將串行輸入的數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，同樣要對有效數(shù)據(jù)進(jìn)行“包裝”(去掉起始位、校驗(yàn)位和停止位)和奇偶校驗(yàn)。使用異步方式還是同步方式，數(shù)據(jù)字符的位數(shù)，有無奇偶校驗(yàn)，是奇校驗(yàn)還是偶校驗(yàn)，停止位的位數(shù)等參數(shù)其中時鐘信號通過時鐘電路產(chǎn)生。標(biāo)準(zhǔn)串行接口卡的時鐘電路采用晶振產(chǎn)生時鐘信號(見圖2)。標(biāo)準(zhǔn)串行接口卡能夠產(chǎn)生2400bps，4800bps，9600bps等標(biāo)準(zhǔn)波特率的串行信號，但是在實(shí)際使用中經(jīng)常要用到非標(biāo)準(zhǔn)的波特率時就需要改變串行接口卡上的晶振以改變時鐘頻率，因此需要更換晶振才能使用非標(biāo)準(zhǔn)的波特率，經(jīng)常更換串行接口卡上的晶振容易損壞串行接口卡，而且更換晶振后，又無法使用原有標(biāo)準(zhǔn)的波特率。

發(fā)明內(nèi)容
本實(shí)用新型的目的是針對傳統(tǒng)的串行接口卡存在的上述缺點(diǎn)，提供一種通訊波特率可任意設(shè)置的串行接口卡，該接口卡可直接通過程序控制就可以改變時鐘頻率，能使用任意波特率進(jìn)行串行通信。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用如下技術(shù)方案一種通訊波特率任意可設(shè)的串行接口卡，包括一外圍驅(qū)動電路、一數(shù)字邏輯電路以及一時鐘電路，外圍驅(qū)動電路與數(shù)字邏輯電路之間通過并行數(shù)據(jù)線、以及控制信號線雙向連接，時鐘電路的時鐘信號輸出接至數(shù)字邏輯電路的時鐘輸入端，所述的時鐘電路采用直接數(shù)字頻率合成模塊，該合成模塊產(chǎn)生時鐘信號送入數(shù)字邏輯電路的時鐘輸入端。
所述的數(shù)字頻率合成模塊包括數(shù)字頻率合成器AD9830和比較器U，數(shù)字頻率合成器AD9830的REFIN端與REFOUT端相并接，D0-D15端、A0-A2端、WR端、MCLK端、Reset端相并接后作為頻率控制輸入端，PSEL1、PSELO、FSELECT端接地，IOUT端接到比較器U1的正相端，比較器U1的負(fù)相端接參考電壓，比較器U1的輸出端為時鐘信號輸出端。
由于本實(shí)用新型采用了以上的技術(shù)方案，串行接口卡采用直接數(shù)字頻率合成模塊代替晶振作為串行接口卡的時鐘電路。因此，本實(shí)用新型具有其顯然的優(yōu)點(diǎn)，它可以大大增加串行接口卡的靈活性，在使用非標(biāo)準(zhǔn)波特率時，可以不需要對串行接口卡做任何硬件改動，直接通過程序控制就可以改變時鐘頻率，從而用任意波特率進(jìn)行串行通信。


圖1是串行接口卡的方框原理示意圖。
圖2是串行接口卡中，現(xiàn)有的時鐘電路原理示意圖。
圖3是本實(shí)用新型串行接口卡的時鐘電路原理示意圖。
具體實(shí)施方式
請先參見圖1，本實(shí)用新型的串行接口卡也是一常用的接口卡電路，它包括一時鐘電路、一外圍驅(qū)動電路以及一數(shù)字邏輯電路單元。外圍驅(qū)動電路與數(shù)字邏輯電路之間通過并行數(shù)據(jù)線、以及控制信號線雙向連接，時鐘電路的時鐘信號輸出接至數(shù)字邏輯電路的時鐘輸入端。所不同的是，所述的時鐘電路采用直接數(shù)字頻率合成模塊，該合成模塊產(chǎn)生時鐘信號送入數(shù)字邏輯電路的時鐘輸入端，也就是說，時鐘電路的輸出端產(chǎn)生的頻率信號與數(shù)字邏輯電路相連接。該串行接口卡采用直接數(shù)字頻率合成模塊生成時鐘，通過程序控制可以改變直接數(shù)字頻率合成模塊輸出頻率，使得串口卡的波特率可以擴(kuò)展為非標(biāo)準(zhǔn)波特率，請繼續(xù)參閱圖3所示，本實(shí)用新型數(shù)字頻率合成模塊包括數(shù)字頻率合成器AD9830和比較器U，數(shù)字頻率合成器AD9830的REFIN端與REFOUT端相并接，D0-D15端、A0-A2端、WR端、MCLK端、Reset端相并接后作為頻率控制輸入端，PSEL1、PSELO、FSELECT端接地，IOUT端接到比較器U1的正相端，比較器U1的負(fù)相端接參考電壓，比較器U1的輸出端為時鐘信號輸出端。
在該合成模塊中，通過計(jì)算機(jī)直接發(fā)送并行數(shù)據(jù)到頻率控制輸入端，改變AD9830的輸出頻率。AD9830的REFOUT作為參考輸入直接接到REFIN簡化了硬件設(shè)計(jì)，將IOUT輸出的正弦波信號經(jīng)過比較器轉(zhuǎn)換成方波信號即可作為時鐘電路單元的時鐘輸出以供數(shù)字邏輯單元使用。
AD9830內(nèi)部有32位相位累加器，含有高性能的D/A轉(zhuǎn)換器，時鐘頻率高，頻率分辨率高，頻率跳變速度快。
本實(shí)用新型的時鐘電路具有的優(yōu)點(diǎn)是輸出分辨率小，只要相位累加器的位寬足夠大，參考時鐘頻率足夠大，則分辨率可以很小。
輸出頻率變換時間小，頻率合成器的頻率變換時間通常為幾十個ns。
調(diào)頻范圍大，一個負(fù)反饋環(huán)的寬帶輸出參考頻率決定了模擬鎖相環(huán)的穩(wěn)定的調(diào)頻范圍；合成器是不受穩(wěn)定性的影響的，在整個頻率范圍內(nèi)是可調(diào)的。
體積小、集成度高，封裝成小面積芯片，占用面積小。
設(shè)計(jì)和應(yīng)用方便，不再需要專門的射頻設(shè)計(jì)，簡單的數(shù)字控制減少了硬件的復(fù)雜性。
權(quán)利要求1.一種通訊波特率任意可設(shè)的串行接口卡，包括一外圍驅(qū)動電路、一數(shù)字邏輯電路以及一時鐘電路，外圍驅(qū)動電路與數(shù)字邏輯電路之間通過并行數(shù)據(jù)線、以及控制信號線雙向連接，時鐘電路的時鐘信號輸出接至數(shù)字邏輯電路的時鐘輸入端，其特征在于所述的時鐘電路采用直接數(shù)字頻率合成模塊，該合成模塊產(chǎn)生時鐘信號送入數(shù)字邏輯電路的時鐘輸入端。
2.根據(jù)權(quán)利要求1所述的通訊波特率任意可設(shè)的串行接口卡，其特征在于所述的數(shù)字頻率合成模塊包括數(shù)字頻率合成器AD9830和比較器U，數(shù)字頻率合成器AD9830的REFIN端與REFOUT端相并接，D0-D15端、A0-A2端、WR端、MCLK端、Reset端相并接后作為頻率控制輸入端，PSEL1、PSELO、FSELECT端接地，IOUT端接到比較器U1的正相端，比較器U1的負(fù)相端接參考電壓，比較器U1的輸出端為時鐘信號輸出端。
專利摘要本實(shí)用新型公開了一種通訊波特率任意可設(shè)的串行接口卡，包括一外圍驅(qū)動電路、一數(shù)字邏輯電路以及一時鐘電路，外圍驅(qū)動電路與數(shù)字邏輯電路之間通過并行數(shù)據(jù)線、以及控制信號線雙向連接，時鐘電路的時鐘信號輸出接至數(shù)字邏輯電路的時鐘輸入端，時鐘電路采用直接數(shù)字頻率合成模塊，該合成模塊產(chǎn)生時鐘信號送入數(shù)字邏輯電路的時鐘輸入端。因此，它可以大大增加串行接口卡的靈活性，在使用非標(biāo)準(zhǔn)波特率時，可以不需要對串行接口卡做任何硬件改動，直接通過程序控制就可以改變時鐘頻率，從而用任意波特率進(jìn)行串行通信。
文檔編號H04L29/10GK2750581SQ20042011067
公開日2006年1月4日 申請日期2004年12月3日 優(yōu)先權(quán)日2004年12月3日
發(fā)明者黃麗芳, 紀(jì)華 申請人:中國電子科技集團(tuán)公司第五十研究所