專利名稱：通信模塊和收發(fā)器集成電路的制作方法
技術領域：
本發(fā)明涉及在經總線相互連接的通信模塊中具有的收發(fā)器。例如，可以用作與IEEE802.3ae標準對應的收發(fā)器。
背景技術：
在經總線相互連接的通信模塊中，包括收發(fā)裝置、具有規(guī)定的寄存器的收發(fā)器IC和對該寄存器進行訪問的外設IC。
外設IC與收發(fā)裝置連接，控制收發(fā)裝置。收發(fā)器IC例如符合IEEE802.3ae標準構成。這時，收發(fā)器IC的寄存器經作為符合非專利文獻1所示的I2C(IC間)標準的實用總線的總線(以下，稱作‘I2C’總線)與外設IC連接。此外，收發(fā)器IC還與用來控制多個收發(fā)器IC的、采用IEEE802.3ae的主控制器IC連接。收發(fā)器IC和主控制器IC通過符合IEEE802.3ae采用的MDIO(管理數(shù)據(jù)輸入輸出)接口標準的作為系統(tǒng)實用總線的總線(以下稱作‘MDIO總線’)連接。
再有，由以太網(登錄商標)集成電路等外部的多端口以太網(登錄商標)收發(fā)裝置經公共狀態(tài)信號總線利用內部狀態(tài)信號的技術已在專利文獻1中公開。
此外，專利文獻2公開了即使與公共總線連接的設備具有不同的協(xié)議也可以進行高速隨機存取的技術。
非專利文獻1”THE I2C-BUS SPECIFICATION VERSION 2.1’、[online]、JANUARY2000、Philips Semiconductor、[平成15年1月21日檢索]、因特網<http//www-us.semiconductors.philips.com/acrobat/various/I2C_BUS_SPECIFICATION_3.pdf>
專利文獻1特開2001-251328號公報專利文獻2特開平11-85673號公報在先有的通信模塊的內部，向不同的通信方式采用的I2C總線和MDIO總線分配專用端子或引線，分別實現(xiàn)各自的通信功能。因此，存在通信模塊內的引線面積大的問題。

發(fā)明內容
本發(fā)明是鑒于上述問題提出的，其目的在于減小引線面積，或者進而減小收發(fā)器IC應設置的端子的個數(shù)。
本發(fā)明的通信模塊具有時鐘總線、收發(fā)器集成電路和外設集成電路，時鐘總線排他傳輸符合時鐘頻率、總線仲裁和協(xié)議形式相互不同的第1和第2標準的第1和第2時鐘信號，在收發(fā)器集成電路與上位層之間傳輸符合上述第1標準的第1數(shù)據(jù)，在外設集成電路與上述收發(fā)器集成電路之間傳輸符合上述第2標準的第2數(shù)據(jù)。
本發(fā)明的第1收發(fā)器集成電路具有第1和第2功能模塊、時鐘緩沖器、第1時鐘線和第2時鐘線，第1和第2功能模塊實現(xiàn)符合時鐘頻率、總線仲裁和協(xié)議形式相互不同的第1和第2標準的接口，第1時鐘線連接在上述時鐘緩沖器和上述第1功能模塊之間，傳輸符合上述第1標準的第1時鐘信號，第2時鐘線連接在上述時鐘緩沖器和上述第2功能模塊之間，傳輸符合上述第2標準的第2時鐘信號。
本發(fā)明的第1收發(fā)器集成電路具有第1和第2功能模塊、時鐘引線框、第1和第2時鐘緩沖器、第1時鐘線和第2時鐘線、第1導線和第2導線，第1和第2功能模塊實現(xiàn)符合時鐘頻率、總線仲裁和協(xié)議形式相互不同的第1和第2標準的接口，第1時鐘線連接在上述第1時鐘緩沖器和上述第1功能模塊之間，傳輸符合上述第1標準的第1時鐘信號，第2時鐘線連接在上述第2時鐘緩沖器和上述第2功能模塊之間，傳輸符合上述第2標準的第2時鐘信號，第1導線連接上述時鐘引線框和上述第1時鐘緩沖器，第2導線連接上述時鐘引線框和上述第2時鐘緩沖器。
附圖的簡單說明

圖1是表示本發(fā)明的實施形態(tài)1的方框圖。
圖2是表示本發(fā)明的實施形態(tài)2的方框圖。
圖3是表示本發(fā)明的實施形態(tài)3的方框圖。
圖4是表示本發(fā)明的實施形態(tài)4的方框圖。
發(fā)明的
具體實施例方式
實施形態(tài)1.
圖1是表示本發(fā)明的實施形態(tài)1的方框圖。光通信模塊5具有收發(fā)器IC1、外設IC2和收發(fā)裝置6，起例如以太網(登錄商標)收發(fā)器模塊的作用。
收發(fā)器IC1具有寄存器4。寄存器4和外設IC2經總線3連接。此外，設在光通信模塊5的外部的主控制器IC40和寄存器4經總線3連接。
收發(fā)裝置6可以經光纜32與外部進行收發(fā)信。外設IC2為了控制收發(fā)裝置6的動作，雙方進行信息的收發(fā)。
總線3包含數(shù)據(jù)總線3a和時鐘總線3b。無論是在主控制器IC40和收發(fā)器IC1之間的符合MDIO接口標準的數(shù)據(jù)MDIO的傳輸，還是在收發(fā)器IC1和外設IC2之間的符合I2C標準的數(shù)據(jù)SDA的傳輸，都可以共用數(shù)據(jù)總線3a。此外，無論是在主控制器IC40和收發(fā)器IC1之間的符合MDIO接口標準的時鐘MDC的傳輸，還是在收發(fā)器IC1和外設IC2之間的符合I2C標準的時鐘SCL的傳輸，都在時鐘總線3b上進行。
MDIO接口標準中的總線使用和I2C標準中的總線使用，其時鐘頻率、總線仲裁和協(xié)議形式不同。無論哪一種標準，都是確認時鐘信號線的狀態(tài)，只在不使用該信號線時才輸出時鐘信號并獲得總線使用權。
例如，象在IEEE802.3ae的第45.3.2章中規(guī)定的那樣，在MDIO接口標準中，通過在時鐘信號線上發(fā)送稱之為Preamble的32個周期的準備時鐘信號，對連接在同一時鐘信號線上的其它電路發(fā)出自己發(fā)送數(shù)據(jù)的預告。在I2C標準中，在總線仲裁時，上述Preamble采用根本不同的固有方式。
因此，在時鐘總線3b上，當在收發(fā)器IC1和外設IC2之間傳輸時鐘信號SCL時，不能進行符合MDIO接口標準的通信。即，當在時鐘總線3b上傳輸時鐘信號SCL時，時鐘MDC對它沒有妨礙。因此，總線使用權給予符合I2C標準的通信，數(shù)據(jù)MDIO不在數(shù)據(jù)總線3a上傳輸。
此外，當傳輸時鐘MDC時，該時鐘頻率和時鐘SCL差得遠。因此，當在時鐘總線3b上，在主控制器IC40和收發(fā)器IC1之間傳輸時鐘MDC時，不能得到I2C標準(例如，參照非專利文獻的第8章)的START signalgeneration/Slave address transfer/Data tranfer/STOP signalgeneratiion序列，不能進行符合I2C標準的通信。即，當在時鐘總線3b上傳輸時鐘MDC時，時鐘SCL對它沒有妨礙。因此，總線使用權給予符合MDIO接口標準的通信，數(shù)據(jù)SDA不會在數(shù)據(jù)總線3a上傳輸。如上所述，雖然在時鐘總線3b上可以傳輸時鐘SCL、MDC中的任何一種信號，但是兩者在時鐘總線3b上的傳輸是互不相容的。此外，即是數(shù)據(jù)SDA、MDIO的傳輸共用數(shù)據(jù)總線3a，兩者也互不妨礙。
再有，當既不傳輸時鐘MDC又不傳輸時鐘SCL時，無論是按照MDIO接口標準還是按照I2C標準，時鐘總線3b都加上相當于邏輯“H”的電位。
由上述可知，在總線3上，符合MDIO接口標準的數(shù)據(jù)MDO、時鐘MDC的傳輸和符合I2C標準的數(shù)據(jù)SDA、時鐘SCL的傳輸互不妨礙。這樣，若按照本實施形態(tài)，因符合MDIO接口標準和符合I2C標準的數(shù)據(jù)及時鐘信號在一對數(shù)據(jù)總線3a和時鐘總線3b上傳輸，故不必對I2C總線和MDIO總線分別設置專用端子和引線，可以減小光通信模塊5內的引線面積。
但是，當時鐘MDC、SCL以相互不同的電位實現(xiàn)2值邏輯時，希望將收發(fā)器IC1、外設IC2的輸入輸出晶體管的輸入輸出電平調整到任何電位低的一方的電位，同時，將收發(fā)器IC1、外設IC2的輸入輸出級的端口耐壓調整到任何電位高的一方的電位。這一點，對于數(shù)據(jù)MDIO、SDA以相互不同的電位實現(xiàn)2值邏輯的情況也一樣。
實施形態(tài)2.
圖2是表示本發(fā)明的實施形態(tài)2的方框圖，示出可作為實施形態(tài)1所示的收發(fā)器IC1使用的構成。
收發(fā)器IC1除了上述寄存器4之外，還具有數(shù)據(jù)總線8、地址總線9、實現(xiàn)MDIO接口的MDIO功能模塊7、實現(xiàn)I2C標準接口的I2C功能模塊12、數(shù)據(jù)線10、13、時鐘線11、14、數(shù)據(jù)緩沖器15和時鐘緩沖器16。
數(shù)據(jù)總線8和地址總線9使寄存器4、MDIO功能模塊7和I2C功能模塊12相互連接，并分別傳輸寄存器4存儲的數(shù)據(jù)及其地址。
數(shù)據(jù)線10和時鐘線11都與MDIO功能模塊7連接，分別傳輸數(shù)據(jù)MDIO和時鐘MDC。數(shù)據(jù)線13和時鐘線14都與I2C功能模塊12連接，分別傳輸數(shù)據(jù)SDA和時鐘SCL。數(shù)據(jù)線10、13共同與數(shù)據(jù)緩沖器15連接，時鐘線11、14共同與時鐘緩沖器16連接。
數(shù)據(jù)緩沖器15、時鐘緩沖器16分別與數(shù)據(jù)總線3a和時鐘總線3b連接。
這樣，在收發(fā)器IC1的內部，數(shù)據(jù)線10、13和數(shù)據(jù)緩沖器15相互連接，時鐘線11、14和時鐘緩沖器16相互連接。由此，可以不必在I2C標準接口或MDIO接口中分別設置專用端子，可以減小收發(fā)器IC1的構成部件，從而，可以減小光通信模塊5內的引線面積。
再有，實施形態(tài)2所示的收發(fā)器IC1可以采取芯片的形式，這時，數(shù)據(jù)緩沖器15和時鐘緩沖器16可以通過導線與引線框連接。
實施形態(tài)3.
圖3是表示本發(fā)明的實施形態(tài)3的方框圖，示出可作為實施形態(tài)1所示的收發(fā)器IC1使用的構成。
收發(fā)器IC1將芯片6、與芯片6連接的端子和例如引線框21、22封裝在一起。收發(fā)器IC1進而將與引線框21連接的導線23、24和與引線框22連接的導線25、26封裝在一起。
芯片6和實施形態(tài)2所示的收發(fā)器IC1一樣，包括寄存器4、數(shù)據(jù)總線8、地址總線9、MDIO功能模塊7、I2C功能模塊12、數(shù)據(jù)線10、13和時鐘線11、14。它們所起的作用和實施形態(tài)2所示的一樣。
但是，在芯片6中，不設置數(shù)據(jù)緩沖器15而分別設置數(shù)據(jù)緩沖器17、19，不設置時鐘緩沖器16而分別設置時鐘緩沖器18、20。而且，數(shù)據(jù)緩沖器17、1分別與傳輸MDIO的數(shù)據(jù)線10和傳輸數(shù)據(jù)SDA的數(shù)據(jù)線13連接，時鐘緩沖器18、20分別給出時鐘MDC和時鐘SCL。
數(shù)據(jù)緩沖器17、19分別與導線23、24連接，時鐘緩沖器18、20分別與導線25、26連接。即，在實施形態(tài)3中，可以構成為利用導線23、24使數(shù)據(jù)線10、13相互連接，利用導線25、26使數(shù)據(jù)線11、14相互連接。
如上所述，導線23、24與引線框21連接，所以，通過使圖1所示的數(shù)據(jù)總線3a與引線框21連接，在收發(fā)器IC1的外部，可以不必在I2C標準接口或MDIO接口中分別設置專用引線，可以減小光通信模塊5內的引線面積。同樣，通過使時鐘總線3b與引線框22連接，可以減小光通信模塊5內的引線面積。
實施形態(tài)4.
圖4是表示本發(fā)明的實施形態(tài)4的方框圖，示出可作為實施形態(tài)1所示的收發(fā)器IC1使用的構成。在實施形態(tài)4的結構中，分別用引線框27、28替換實施形態(tài)3中的引線框21、22。引線框27的前端具有2個分支端，1個分支端與導線23、另一個分支端與導線24連接。此外，引線框28的前端具有2個分支端，1個分支端與導線25、另一個分支端與導線2 連接。
即，在實施形態(tài)4中，可以構成為使引線框27經2根導線23、24與數(shù)據(jù)線10、13相互連接，使引線框28經2根導線25、26與數(shù)據(jù)線11、14相互連接。
因此，和實施形態(tài)3一樣，在收發(fā)器IC1的外部，可以不必在I2C標準接口或MDIO接口中分別設置專用引線，可以減小光通信模塊5內的引線面積。
在本發(fā)明的通信模塊中，通過在傳輸中使用第1時鐘和第2時鐘，可以不必分別設置專用端子和引線。因此，可以減小本發(fā)明的通信模塊中的引線面積。
在本發(fā)明的第1收發(fā)器集成電路中，通過在傳輸中使用第1時鐘和第2時鐘，可以不必分別設置專用端子。因此，可以減小包括本發(fā)明的收發(fā)器幾代的通信模塊中的引線面積。
在本發(fā)明的第2收發(fā)器集成電路中，通過在傳輸中使用第1時鐘和第2時鐘，可以不必分別設置專用引線。因此，可以減小包括本發(fā)明的收發(fā)器幾代的通信模塊中的引線面積。
權利要求
1.一種通信模塊，其特征在于具有時鐘總線、收發(fā)器集成電路和外設集成電路，時鐘總線排他傳輸符合時鐘頻率、總線仲裁和協(xié)議形式相互不同的第1和第2標準的第1和第2時鐘信號，在收發(fā)器集成電路與上位層之間傳輸符合上述第1標準的第1數(shù)據(jù)，在外設集成電路與上述收發(fā)器集成電路之間傳輸符合上述第2標準的第2數(shù)據(jù)。
2.權利要求1記載的通信模塊，其特征在于進而具有由上述第1數(shù)據(jù)和上述第2數(shù)據(jù)傳輸共同使用的數(shù)據(jù)總線。
3.權利要求1記載的通信模塊，其特征在于，上述收發(fā)器集成電路具有實現(xiàn)符合上述第1標準的接口的第1功能模塊；實現(xiàn)符合上述第2標準的接口的第2功能模塊；與上述時鐘總線連接的時鐘緩沖器；連接在上述時鐘緩沖器和上述第1功能模塊之間來傳輸上述第1時鐘信號的第1時鐘線；連接在上述時鐘緩沖器和上述第2功能模塊之間來傳輸上述第2時鐘信號的第2時鐘線。
4.權利要求2記載的通信模塊，其特征在于，上述收發(fā)器集成電路具有實現(xiàn)符合上述第1標準的接口的第1功能模塊；實現(xiàn)符合上述第2標準的接口的第2功能模塊；與上述時鐘總線連接的時鐘緩沖器；與上述數(shù)據(jù)總線連接的數(shù)據(jù)緩沖器；連接在上述時鐘緩沖器和上述第1功能模塊之間來傳輸上述第1時鐘信號的第1時鐘線；連接在上述時鐘緩沖器和上述第2功能模塊之間來傳輸上述第2時鐘信號的第2時鐘線；連接在上述數(shù)據(jù)緩沖器和上述第1功能模塊之間來傳輸上述第1數(shù)據(jù)的第1數(shù)據(jù)線；連接在上述數(shù)據(jù)緩沖器和上述第2功能模塊之間來傳輸上述第2數(shù)據(jù)的第2數(shù)據(jù)線。
5.權利要求1記載的通信模塊，其特征在于，上述收發(fā)器集成電路具有實現(xiàn)符合上述第1標準的接口的第1功能模塊；實現(xiàn)符合上述第2標準的接口的第2功能模塊；連接上述時鐘總線的時鐘引線框；第1和第2時鐘緩沖器；第1和第2數(shù)據(jù)緩沖器；連接在上述第1時鐘緩沖器和上述第1功能模塊之間來傳輸上述第1時鐘信號的第1時鐘線；連接在上述第2時鐘緩沖器和上述第2功能模塊之間來傳輸上述第2時鐘信號的第2時鐘線；連接上述時鐘引線框和上述第1時鐘緩沖器的第1導線；連接上述時鐘引線框和上述第2時鐘緩沖器的第2導線。
6.權利要求2記載的通信模塊，其特征在于，上述收發(fā)器集成電路具有實現(xiàn)符合上述第1標準的接口的第1功能模塊；實現(xiàn)符合上述第2標準的接口的第2功能模塊；連接上述時鐘總線的時鐘引線框；連接上述數(shù)據(jù)總線的數(shù)據(jù)引線框；第1和第2時鐘緩沖器；第1和第2數(shù)據(jù)緩沖器；連接在上述第1時鐘緩沖器和上述第1功能模塊之間來傳輸上述第1時鐘信號的第1時鐘線；連接在上述第2時鐘緩沖器和上述第2功能模塊之間來傳輸上述第2時鐘信號的第2時鐘線。連接在上述第1數(shù)據(jù)緩沖器和上述第1功能模塊之間來傳輸上述第1數(shù)據(jù)的第1數(shù)據(jù)線；連接在上述第2數(shù)據(jù)緩沖器和上述第2功能模塊之間來傳輸上述第2數(shù)據(jù)的第2數(shù)據(jù)線。連接上述時鐘引線框和上述第1時鐘緩沖器的第1導線；連接上述時鐘引線框和上述第2時鐘緩沖器的第2導線；連接上述數(shù)據(jù)引線框和上述第1數(shù)據(jù)緩沖器的第3導線；連接上述數(shù)據(jù)引線框和上述第2數(shù)據(jù)緩沖器的第4導線。
7.權利要求5記載的通信模塊，其特征在于上述時鐘引線框具有2個分支的前端，上述第1導線連接上述時鐘引線框的1個上述前端和上述第1時鐘緩沖器，上述第2導線連接上述時鐘引線框的另1個上述前端和上述第2時鐘緩沖器。
8.權利要求6記載的通信模塊，其特征在于上述時鐘引線框具有2個分支的前端，上述數(shù)據(jù)引線框具有2個分支的前端，上述第1導線連接上述時鐘引線框的1個上述前端和上述第1時鐘緩沖器，上述第2導線連接上述時鐘引線框的另1個上述前端和上述第2時鐘緩沖器。上述第3導線連接上述數(shù)據(jù)引線框的1個上述前端和上述第1數(shù)據(jù)緩沖器，上述第4導線連接上述數(shù)據(jù)引線框的另1個上述前端和上述第2數(shù)據(jù)緩沖器。
9.一種收發(fā)器集成電路，其特征在于，具有實現(xiàn)分別符合時鐘頻率、總線仲裁和協(xié)議形式相互不同的第1和第2標準的接口的第1和第2功能模塊；時鐘緩沖器；連接在上述時鐘緩沖器和上述第1功能模塊之間來傳輸符合上述第1標準的第1時鐘信號的第1時鐘線；連接在上述時鐘緩沖器和上述第2功能模塊之間來傳輸符合上述第2標準的第2時鐘信號的第2時鐘線。
10.權利要求9記載的收發(fā)器集成電路，其特征在于，進而具有數(shù)據(jù)緩沖器；連接在上述數(shù)據(jù)緩沖器和上述第1功能模塊之間來傳輸符合上述第1標準的第1數(shù)據(jù)的第1數(shù)據(jù)線；連接在上述數(shù)據(jù)緩沖器和上述第2功能模塊之間來傳輸符合上述第2標準的第2數(shù)據(jù)的第2數(shù)據(jù)線。
11.一種收發(fā)器集成電路，其特征在于，具有實現(xiàn)分別符合時鐘頻率、總線仲裁和協(xié)議形式相互不同的第1和第2標準的接口的第1和第2功能模塊；時鐘引線框；第1和第2時鐘緩沖器；連接在上述第1時鐘緩沖器和上述第1功能模塊之間來傳輸符合上述第1標準的第1時鐘信號的第1時鐘線；連接在上述第2時鐘緩沖器和上述第2功能模塊之間來傳輸符合上述第2標準的第2時鐘信號的第2時鐘線。連接上述時鐘引線框和上述第1時鐘緩沖器的第1導線；連接上述時鐘引線框和上述第2時鐘緩沖器的第2導線。
12.權利要求11記載的收發(fā)器集成電路，其特征在于，進而具有數(shù)據(jù)引線框；第1和第2數(shù)據(jù)緩沖器；連接在上述第1數(shù)據(jù)緩沖器和上述第1功能模塊之間來傳輸符合上述第1標準的第1數(shù)據(jù)的第1數(shù)據(jù)線；連接在上述數(shù)據(jù)緩沖器和上述第2功能模塊之間來傳輸符合上述第2標準的第2數(shù)據(jù)的第2數(shù)據(jù)線；連接上述數(shù)據(jù)引線框和上述第1數(shù)據(jù)緩沖器的第3導線；連接上述數(shù)據(jù)引線框和上述第2數(shù)據(jù)緩沖器的第4導線。
13.權利要求11記載的收發(fā)器集成電路，其特征在于上述時鐘引線框具有2個分支的前端，上述第1導線連接上述時鐘引線框的1個上述前端和上述第1時鐘緩沖器，上述第2導線連接上述時鐘引線框的另1個上述前端和上述第2時鐘緩沖器。
14.權利要求12記載的收發(fā)器集成電路，其特征在于上述時鐘引線框具有2個分支的前端，上述數(shù)據(jù)引線框具有2個分支的前端，上述第1導線連接上述時鐘引線框的1個上述前端和上述第1時鐘緩沖器，上述第2導線連接上述時鐘引線框的另1個上述前端和上述第2時鐘緩沖器。上述第3導線連接上述數(shù)據(jù)引線框的1個上述前端和上述第1數(shù)據(jù)緩沖器，上述第4導線連接上述數(shù)據(jù)引線框的另1個上述前端和上述第2數(shù)據(jù)緩沖器。
全文摘要
本發(fā)明的目的在于減小通信模塊內的引線面積并減小收發(fā)器(IC)應設置的端子的個數(shù)?？偩€(3)包括數(shù)據(jù)總線(3a)和時鐘總線(3b)。無論是在主控制器(IC40)和收發(fā)器(IC1)之間按照MDIO接口標準進行的數(shù)據(jù)MDIO傳輸，還是在收發(fā)器(IC1)和外設(IC2)之間按照I
文檔編號H04J3/06GK1530846SQ20031012068
公開日2004年9月22日 申請日期2003年12月18日 優(yōu)先權日2003年3月13日
發(fā)明者森脅升平, 畔川善郁, 郁, 千葉修 申請人:株式會社瑞薩科技