專利名稱：一種用于數(shù)字通信的編碼裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光同步數(shù)字傳輸系統(tǒng)和準同步數(shù)字通信系統(tǒng)，尤其涉及一種基帶傳輸編碼的用于數(shù)字通信的編碼裝置。
背景技術(shù)：
在現(xiàn)代通信的許多場合，基帶信號不需要調(diào)制而可以在某些信道中傳送?；鶐鬏斒菙?shù)字通信系統(tǒng)中最基本的傳輸方式，基帶傳輸系統(tǒng)是數(shù)字通信系統(tǒng)的重要組成部分，主要包括波形變換器、發(fā)送濾波器、信道、接收濾波器和取樣判決器等5個部分。為了使數(shù)字信號適合于信道的傳輸，一般要經(jīng)過碼型變換器進行碼型變換，將二進制的脈沖序列變?yōu)殡p極性碼，再送到基帶傳輸信道進行傳輸。接收端將信號送入匹配濾波器，再經(jīng)過均衡器，校正波形失真和碼間干擾，在取樣定時時鐘作用下進行判決以恢復基帶數(shù)字信號。
為適應(yīng)信道的傳輸特性及接收端恢復數(shù)字信號的需要，基帶傳輸信號應(yīng)該滿足幾個基本要求1)信號的編碼應(yīng)該使所用的速率盡量低，有利于提高系統(tǒng)的頻帶利用率；2)帶數(shù)字信號應(yīng)具有少的直流分量、甚低頻及高頻分量；3)帶信號中具有足夠大的供提取碼元同步用的信號分量，以便利于提取時鐘信號；4)傳輸?shù)拇a型基本不受信號源統(tǒng)計特性的影響，序列中“0”、“1”的出現(xiàn)概率基本上符合隨機特性；5)具有較強的抗干擾和自檢能力。
根據(jù)以上要求，目前常用的基帶傳輸碼型主要有AMI(傳號交替反轉(zhuǎn)碼)、HDB3(三階高密度雙極性碼)、B8ZS(八連零取代碼)等。AMI碼的編碼規(guī)則是將單極性脈沖序列中相鄰的“1”碼(即傳號)變?yōu)闃O性交替的正、負脈沖。HDB3碼是一種AMI碼的改進型，又稱四連零取代碼，它克服了傳輸波形中出現(xiàn)的長連“0”的情況。HDB3碼的編碼規(guī)則為a、當二進制代碼序列中連“0”的個數(shù)不大于3時，編碼規(guī)律與AMI碼相同；b、當序列中出現(xiàn)四個以上連“0”時，每四個連“0”用“000V”或“B00V”代替，其中B表示與前一個“1”遵守正、負脈沖交替的規(guī)則，V表示與前一個相鄰的“1”同極性，即破壞正負交替的規(guī)則，稱“V”為破壞脈沖，c、至于什么情況下用“000V”還是“B00V”，他們必須遵循兩個V破壞點之間極性交替的原則，這樣才不至于在編碼脈沖序列中引入直流分量。B8ZS碼與HDB3碼的編碼規(guī)則類似，只是區(qū)別在于a、序列中連“0”數(shù)不大于7時，編碼規(guī)律與AMI碼相同，當連“0”數(shù)大于等于8個時，每8個連“0”用取代節(jié)“000VB0VB”替代。AMI和HDB3碼主要用在歐洲制式的數(shù)字系統(tǒng)中，而AMI和B8ZS碼普遍用于北美制式的系統(tǒng)中。
具體編碼舉例如下二進制碼0100 1100 0010 0000 0001AMI0+100-1+100 00-10 0000 000+1HDB3①0+100-1+1-B0 0-V+10 00+V-B 00-V+1②0+100-1+100 0+V-10 00-V+B 00+V-1B8ZS0+100-1+100 00-10 00-V+B 0+V-B+1在HDB3編碼中有兩種情況，第一種是前面一個破壞點V脈沖為正脈沖且到破壞點之間有偶數(shù)個“1”的情況，第二種是前面一個破壞點V脈沖為負脈沖且到破壞點之間有奇數(shù)個“1”的情況。
湖南大學出版社的《數(shù)字通信原理》等有關(guān)文獻介紹了一種比較流行的HDB3編碼電路，如圖1所示現(xiàn)有的HDB3編碼電路中，主要由四個部分組成，包括四連“0”檢測、破壞節(jié)形成、補奇變“1”電路、雙極性變換電路。由反相器M01、二輸入與非門M02、四輸入與非門M03、D型觸發(fā)器S01、D型觸發(fā)器S02、D型觸發(fā)器S03組成4全‘0’檢測電路，當數(shù)據(jù)流D輸入連續(xù)4個‘0’時，反相器M01、D型觸發(fā)器S01、D型觸發(fā)器S02、D型觸發(fā)器S03全輸出‘1’，四輸入與非門M03輸出低電平有效的‘V’脈沖，此脈沖同時送往二輸入與非門M02、反相器M04、D型觸發(fā)器S04的輸入端，以進一步完成插入‘1’、補奇變、破壞點形成的目的。反相器M04、二輸入與非門M05、二輸入與非門M06、T型觸發(fā)器S06統(tǒng)計數(shù)據(jù)流中的‘1’個數(shù)的奇偶性，也就是每收到一個比特為1時T型觸發(fā)器S06反轉(zhuǎn)，為0時保持，四輸入與非門M03輸出的V信號為低有效且T型觸發(fā)器S06當前值為0(偶數(shù)個‘1’)時，D型觸發(fā)器S05就輸入了一個‘1’，即‘B’比特，否則輸入一個‘0’，這就是選擇‘000V’或‘B00V’，以保證取代節(jié)置換之后兩個‘V’之間的‘1’的個數(shù)為奇數(shù)，相鄰兩個‘V’反相。二輸入與非門M02、四輸入與非門M03、D型觸發(fā)器S04、二輸入與非門M08組成破壞點形成電路，使極性反轉(zhuǎn)計數(shù)器T型觸發(fā)器S07多反轉(zhuǎn)一次，使編碼后數(shù)據(jù)流中實現(xiàn)出現(xiàn)同極性的‘V’信號。D型觸發(fā)器S05、T型觸發(fā)器S07、三輸入與門M09、三輸入與門M010組成單/雙變換電路，將單極性的NRZ碼變成傳號‘1’交替反轉(zhuǎn)的雙極性碼(V信號與前一個傳號同相)。數(shù)據(jù)流經(jīng)由D端口輸入，最后從三輸入與門M09、三輸入與門M010分別輸出雙極性HDB3正負軌數(shù)據(jù)。
該編碼電路的缺點是僅能夠?qū)崿F(xiàn)HDB3編碼，在需要滿足B8ZS、HDB3、AMI三種編碼方式的系統(tǒng)中，必須另外增加一套電路，這樣顯得電路比較重復累贅，不能很好地利用原有的電路資源，增大了芯片或電路板的面積，對于降低整體成本不利，在大規(guī)模集成電路的設(shè)計中講究節(jié)省面積，提高內(nèi)部資源的利用率，尤其是在幾十個數(shù)據(jù)通道結(jié)構(gòu)相同的芯片中，相同部分的電路更要求盡量簡單。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種用于數(shù)字通信的編碼裝置，以解決現(xiàn)有技術(shù)中編碼轉(zhuǎn)換不兼容、電路復雜的問題。
本發(fā)明所采用的技術(shù)方案為這種用于數(shù)字通信的編碼裝置，包括連零檢出模塊、破壞點形成模塊和單/雙極變換輸出模塊，連零檢出模塊檢測數(shù)據(jù)流的連“0”情況，輸出數(shù)據(jù)流信號shift_out和連零信號all-zero，破壞點形成模塊與單/雙極變換輸出模塊相連，單/雙極變換輸出模塊接收數(shù)據(jù)流信號shift_out，完成正負雙軌輸出，其特征在于還包括取代節(jié)選擇模塊4，取代節(jié)選擇模塊4根據(jù)數(shù)據(jù)流信號shift_out和連零信號all-zero的值生成控制信號odd-b，送至連零檢出模塊，以決定是否在移位寄存器中插入“1”；所述的破壞點形成模塊根據(jù)連零信號all-zero是否有效產(chǎn)生相應(yīng)的計數(shù)控制信號，單/雙極變換輸出模塊根據(jù)計數(shù)控制信號輸出數(shù)據(jù)；所述的連零檢出模塊、破壞點形成模塊和單/雙極變換輸出模塊均接收碼型控制位Code0、Code1；所述的連零檢出模塊包括由D型觸發(fā)器S1、D型觸發(fā)器S2、D型觸發(fā)器S3、D型觸發(fā)器S4、D型觸發(fā)器S5、D型觸發(fā)器S6和D型觸發(fā)器S7組成的7位的帶反饋環(huán)路的移位寄存器；該連零檢出模塊中反相器U1輸出端與五輸入一反相與門U2的一正相輸入端相連；五輸入一反相與門U2的輸出端與三輸入二反相與門U4的正相輸入端相連并輸出8零信號eight_zero；三輸入二反相與門U4的輸出端與二輸入與非門U5的一輸入端相連；二輸入與非門U5的輸出端與D型觸發(fā)器S1輸入端相連；D型觸發(fā)器S1輸出端與反相器U6輸入端相連；反相器U6輸出端與二輸入與非門U7的一輸入端相連；二輸入與非門U7的輸出端與D型觸發(fā)器S2輸入端相連；D型觸發(fā)器S2輸出端與D型觸發(fā)器S3輸入端相連；D型觸發(fā)器S3輸出端與四輸入四反相與門U8的一輸入端相連；四輸入四反相與門U8的輸出端與三輸入一反相與門U9的一正相輸入端相連并輸出4零信號four_zero；三輸入一反相與門U9的輸出端與三輸入二反相與門U10的一反相輸入端相連；三輸入二反相與門U10的輸出端與D型觸發(fā)器S4輸入端相連；D型觸發(fā)器S4輸出端與二輸入一反相與非門U11的反相輸入端相連；二輸入一反相與非門U11的輸出端與D型觸發(fā)器S5輸入端相連；D型觸發(fā)器S5輸出端與D型觸發(fā)器S6輸入端相連；三輸入與或門U13輸出端與D型觸發(fā)器S7輸入端相連；D型觸發(fā)器S7輸出端與五輸入一反相與門U2的一正相輸入端、反相器U12輸入端相連；五輸入一反相與門U2的其它兩個正相輸入端分別與四輸入四反相與門U8的輸出端、反相器U6輸出端相連；五輸入一反相與門U2的反相輸入端與D型觸發(fā)器S2輸出端相連；反相器U3輸出端與三輸入二反相與門U4的一反相輸入端、及三輸入一反相與門U9的反相輸入端相連；三輸入二反相與門U4的另一反相輸入端與三輸入一反相與門U9的另一正相輸入端相連并接收碼型控制位Code0；二輸入與非門U5的另一輸入端與反相器U1輸出端相連；二輸入與非門U7的另一輸入端與三輸入二反相與門U4的輸出端、三輸入二反相與門U10的正相輸入端、二輸入一反相與非門U11的正相輸入端相連；四輸入四反相與門U8的另一個輸入端與D型觸發(fā)器S6輸出端、三輸入與或門U13的或門輸入端相連；四輸入四反相與門U8的另二個輸入端分別與D型觸發(fā)器S5輸出端、D型觸發(fā)器S4輸出端相連；三輸入二反相與門U10的另一反相輸入端與D型觸發(fā)器S3輸出端相連；三輸入與或門U13的一與門輸入端與三輸入一反相與門U9的輸出端相連；反相器U3輸入端接收碼型控制位Code1；反相器U1輸入端接收數(shù)據(jù)信號Data；三輸入與或門U13的另一與門輸入端接收控制信號odd-b；D型觸發(fā)器S6輸出數(shù)據(jù)轉(zhuǎn)換信號Data_cnt；反相器U12輸出數(shù)據(jù)流信號shift_out；所述的破壞點形成模塊中選擇器M1輸出端與二輸入與非門U14一輸入端相連；二輸入與非門U14輸出端與反相器U15輸入端相連；反相器U15輸出端與二選一E型觸發(fā)器S10的S端相連；二選一E型觸發(fā)器S10的輸出端與四輸入三反相與非門U16的一反相輸入端相連；四輸入三反相與非門U16的輸出端與E型觸發(fā)器S8、S9的E端，以及二選一E型觸發(fā)器S10的E端相連；E型觸發(fā)器S8的輸出端與二輸入異或非門U17的一輸入端相連；二輸入異或非門U17的輸出端與二輸入二反相與非門U20的一輸入端、三輸入與異或門U21的一與門輸入端相連；二輸入二反相與非門U20的輸出端與二選一E型觸發(fā)器S9的輸入端相連；E型觸發(fā)器S9的輸出端與反相器U19輸入端相連；反相器U19輸出端與三輸入與異或門U21的另一與門輸入端相連；三輸入與異或門U21的輸出端與二選一E型觸發(fā)器S10的D0端相連；四輸入三反相與非門U16的正相輸入端與二輸入與非門U14輸出端、二輸入與非門U18的一輸入端相連；二輸入與非門U18的輸出端與E型觸發(fā)器S8輸入端相連；E型觸發(fā)器S8的輸出端與四輸入三反相與非門U16的另一個反相輸入端、二輸入與非門U18的另一輸入端相連并輸出計數(shù)控制信號Vpcnt0；E型觸發(fā)器S9的輸出端四輸入三反相與非門U16的另一個反相輸入端相連并輸出計數(shù)控制信號Vpcnt1；二輸入二反相與非門U20的另一輸入端與反相器U15的輸出端相連；二選一E型觸發(fā)器S10的輸出端與三輸入與異或門U21的異或輸入端相連并輸出計數(shù)控制信號Vpcnt2；二選一E型觸發(fā)器S10的D1端接電壓VDD；選擇器M1觸發(fā)端接收碼型控制位Code0；二輸入與非門U14另一輸入端接收碼型控制位Code1；選擇器M1的兩個輸入端分別接收4零信號four_zero、8零信號eight_zero。
所述的單/雙極變換輸出模塊中反相器U24的輸出端與二輸入二反相與門U25的一輸入端、二輸入選擇器M3的一輸入端相連；二輸入二反相與門U25的輸出端與二輸入選擇器M3的另一輸入端相連；二輸入選擇器M3的輸出端與四輸入四反相三或與門U26的一或門輸入端相連；四輸入四反相三或與門U26的輸出端與二輸入異或非門U29的一輸入端相連；四輸入四反相三或與門U26的另兩個或門輸入端分別接收計數(shù)控制信號Vpcnt1、碼型控制位Code1；二反相與門U25的另一輸入端接收碼型控制位Code0；二輸入選擇器M3的控制端接收計數(shù)控制信號Vpcnt2；D型觸發(fā)器S13輸入端、四輸入四反相三或與門U26的與門輸入端接收數(shù)據(jù)流信號shift_out；D型觸發(fā)器S13輸出端與二輸入與門U28的一輸入端、二輸入一反相與門U27的正相輸入端相連；D型觸發(fā)器S12輸出端與二輸入一反相與門U27的反相輸入端、二輸入異或非門U29的另一輸入端相連；二輸入異或非門U29的輸出端與D型觸發(fā)器S12輸入端相連；二輸入一反相與門U27的輸出端輸出編碼數(shù)據(jù)信號DataOut_p；二輸入與門U28的輸出端輸出編碼數(shù)據(jù)信號DataOut_n；所述的取代節(jié)選擇模塊中二輸入二反相與門U22的一輸入端接收4零信號four_zero；二輸入二反相與門U22的輸出端與二輸入選擇器M2的一輸入端相連；二輸入選擇器M2的輸出端與D型觸發(fā)器S11輸入端相連；D型觸發(fā)器S11的輸出端與反相器U23的輸入端相連并輸出控制信號odd-b；反相器U23的輸出端與二輸入二反相與門U22的另一輸入端、二輸入選擇器M2的另一輸入端相連；二輸入選擇器M2的控制端接收數(shù)據(jù)轉(zhuǎn)換信號Data_cnt。
本發(fā)明的有益效果為在本發(fā)明中，在同一個電路裝置內(nèi)實現(xiàn)B8ZS、HDB3、AMI三種碼型的編碼，使電路最簡化；通過接口控制分別實現(xiàn)AMI、HDB3、B8ZS三種碼型的編碼功能，以電路資源要求最多的B8ZS碼型為基礎(chǔ)，其余兩種碼型的編碼電路結(jié)合在B8ZS碼型的電路當中，使本發(fā)明能夠在多種碼型模式下工作，總的門數(shù)與現(xiàn)有技術(shù)中另外增加一套HDB3電路后的總門數(shù)相比，為1∶1.86，即電路面積節(jié)省了接近一半；本發(fā)明與單純的HDB3編碼電路相比，更加具有通用性。
綜上所述，本發(fā)明能夠很好地分別完成從NRZ碼到AMI、HDB3、B8ZS碼的編碼功能，該電路用在SDH超大規(guī)模集成電路芯片上，完全滿足有關(guān)協(xié)議要求，本發(fā)明邏輯明了，電路簡潔，能夠解決國際化多制式系統(tǒng)的基帶傳輸信號的編碼問題，可以降低有關(guān)集成電路芯片、通訊系統(tǒng)的成本。


圖1為現(xiàn)有技術(shù)中HDB3編碼電路示意圖；圖2為本發(fā)明電路原理示意圖；圖3為連零檢出模塊電路示意圖；圖4為破壞點形成模塊電路示意圖；圖5為取代節(jié)選擇模塊電路示意圖；圖6為單/雙極性變換模塊電路示意圖；圖7為本發(fā)明整體電路示意圖。
具體實施例方式
下面根據(jù)附圖和實施例對本發(fā)明作進一步詳細說明根據(jù)圖2、圖3、圖4、圖5、圖6和圖7，本發(fā)明包括連零檢出模塊1、破壞點形成模塊2、取代節(jié)選擇模塊4和單/雙極變換輸出模塊3，連零檢出模塊1檢測數(shù)據(jù)流的連“0”情況，輸出數(shù)據(jù)流信號shift_out和連零信號all-zero，破壞點形成模塊2與單/雙極變換輸出模塊3相連，破壞點形成模塊2根據(jù)連零信號all-zero是否有效產(chǎn)生相應(yīng)的計數(shù)控制信號，取代節(jié)選擇模塊4根據(jù)數(shù)據(jù)流信號shift_out和連零信號all-zero的值生成控制信號odd-b，送至連零檢出模塊1，以決定是否在移位寄存器中插入“1”；單/雙極變換輸出模塊3接收數(shù)據(jù)流信號shift_out，根據(jù)計數(shù)控制信號輸出數(shù)據(jù)，完成正負雙軌輸出。
在本發(fā)明中，連零檢出模塊1、破壞點形成模塊2和單/雙極變換輸出模塊3均接收碼型控制位Code0、Code1，具體地說，AMI/HDB3/B8ZS編碼功能是通過控制碼型控制位Code0、Code1的值來實現(xiàn)的，碼型控制位Code1輸入0時，編碼方式為AMI碼；碼型控制位Code1輸入1時，且碼型控制位Code0輸入1為HDB3碼；碼型控制位Code1輸入1時，且碼型控制位Code0輸入0為B8ZS碼。
下面就本發(fā)明的具體控制過程作詳細的說明如圖3和圖7所示，連零檢出模塊1包括由D型觸發(fā)器S1、D型觸發(fā)器S2、D型觸發(fā)器S3、D型觸發(fā)器S4、D型觸發(fā)器S5、D型觸發(fā)器S6和D型觸發(fā)器S7組成的7位的帶反饋環(huán)路的移位寄存器；該連零檢出模塊中反相器U1輸出端與五輸入一反相與門U2的一正相輸入端相連；五輸入一反相與門U2的輸出端與三輸入二反相與門U4的正相輸入端相連并輸出8零信號eight_zero；三輸入二反相與門U4的輸出端與二輸入與非門U5的一輸入端相連；二輸入與非門U5的輸出端與D型觸發(fā)器S1輸入端相連；D型觸發(fā)器S1輸出端與反相器U6輸入端相連；反相器U6輸出端與二輸入與非門U7的一輸入端相連；二輸入與非門U7的輸出端與D型觸發(fā)器S2輸入端相連；D型觸發(fā)器S2輸出端與D型觸發(fā)器S3輸入端相連；D型觸發(fā)器S3輸出端與四輸入四反相與門U8的一輸入端相連；四輸入四反相與門U8的輸出端與三輸入一反相與門U9的一正相輸入端相連并輸出4零信號four_zero；三輸入一反相與門U9的輸出端與三輸入二反相與門U10的一反相輸入端相連；三輸入二反相與門U10的輸出端與D型觸發(fā)器S4輸入端相連；D型觸發(fā)器S4輸出端與二輸入一反相與非門U11的反相輸入端相連；二輸入一反相與非門U11的輸出端與D型觸發(fā)器S5輸入端相連；D型觸發(fā)器S5輸出端與D型觸發(fā)器S6輸入端相連；三輸入與或門U13輸出端與D型觸發(fā)器S7輸入端相連；D型觸發(fā)器S7輸出端與五輸入一反相與門U2的一正相輸入端、反相器U12輸入端相連；五輸入一反相與門U2的其它兩個正相輸入端分別與四輸入四反相與門U8的輸出端、反相器U6輸出端相連；五輸入一反相與門U2的反相輸入端與D型觸發(fā)器S2輸出端相連；反相器U3輸出端與三輸入二反相與門U4的一反相輸入端、及三輸入一反相與門U9的反相輸入端相連；三輸入二反相與門U4的另一反相輸入端與三輸入一反相與門U9的另一正相輸入端相連并接收碼型控制位Code0；二輸入與非門U5的另一輸入端與反相器U1輸出端相連；二輸入與非門U7的另一輸入端與三輸入二反相與門U4的輸出端、三輸入二反相與門U10的正相輸入端、二輸入一反相與非門U11的正相輸入端相連；四輸入四反相與門U8的另一個輸入端與D型觸發(fā)器S6輸出端、三輸入與或門U13的或門輸入端相連；四輸入四反相與門U8的另二個輸入端分別與D型觸發(fā)器S5輸出端、D型觸發(fā)器S4輸出端相連；三輸入二反相與門U10的另一反相輸入端與D型觸發(fā)器S3輸出端相連；三輸入與或門U13的一與門輸入端與三輸入一反相與門U9的輸出端相連；反相器U3輸入端接收碼型控制位Code1；反相器U1輸入端接收數(shù)據(jù)信號Data；三輸入與或門U13的另一與門輸入端接收控制信號odd-b；D型觸發(fā)器S6輸出數(shù)據(jù)轉(zhuǎn)換信號Data_cnt；反相器U12輸出數(shù)據(jù)流信號shift_out。
輸入的數(shù)據(jù)信號Data按每個CLK逐個比特進入移位寄存器，路徑是數(shù)據(jù)信號Data->反相器U1->二輸入與非門U5->D型觸發(fā)器S1->反相器U6->二輸入與非門U7->D型觸發(fā)器S2->D型觸發(fā)器S3->三輸入二反相與門U10->D型觸發(fā)器S4->二輸入一反相與非門U11->D型觸發(fā)器S5->D型觸發(fā)器S6->三輸入與或門U13->D型觸發(fā)器S7->反相器U12->數(shù)據(jù)流信號shift_out。
在選擇B8ZS碼型時，碼型控制位Code1輸入1，碼型控制位Code0輸入0，三輸入一反相與門U9恒為‘0’，三輸入與或門U13的輸入控制信號odd_b被禁止。數(shù)據(jù)流中如果出現(xiàn)8位連‘0’，經(jīng)過7個時鐘后，D型觸發(fā)器S3、D型觸發(fā)器S4、D型觸發(fā)器S5、D型觸發(fā)器S6輸出‘0’，四輸入四反相與門U8輸出4零信號four_zero為‘1’，D型觸發(fā)器S1、S2輸出‘0’，反相器U1、U6輸出‘1’，D型觸發(fā)器S7反相輸出‘1’，五輸入一反相與門U2輸出為‘1’，產(chǎn)生一個時鐘周期寬度的高有效信號8零信號eight_zero，送給破壞點形成模塊2，同時通過三輸入二反相與門U4、二輸入與非門U5、二輸入與非門U7、三輸入二反相與門U10、二輸入一反相與非門U11、三輸入與或門U13組成的反饋網(wǎng)絡(luò)在下一時鐘節(jié)拍將7位寄存器中的D型觸發(fā)器S7、S6、S5、S4、S3、S2、S1內(nèi)部值置為‘0011011’；如Data、S1、S2、S3、S4、S5、S6、S7當前值不是全‘0’，五輸入一反相與門U2輸出為‘0’，8零信號eight_zero為‘0’，三輸入二反相與門U4輸出‘1’，數(shù)據(jù)流通過移位寄存器不受影響。
選擇HDB3碼型時，碼型控制位Code1輸入1，碼型控制位Code0輸入1，三輸入二反相與門U4恒為‘1’，如果數(shù)據(jù)流出現(xiàn)4個連‘0’時，經(jīng)過6個時鐘后D型觸發(fā)器S3、S4、S5、S6輸出‘0’，四輸入四反相與門U8輸出為‘1’，產(chǎn)生一個時鐘周期寬度的高有效信號4零信號four_zero，三輸入一反相與門U9輸出‘1’，通過三輸入二反相與門U10、二輸入一反相與非門U11、三輸入與或門U13組成的網(wǎng)絡(luò)在下一時鐘將寄存器中D型觸發(fā)器S7、S6、S5、S4的值置為控制信號odd_b+‘001’，控制信號odd_b的值由下面的取代節(jié)選擇模塊4確定；如D型觸發(fā)器S3、S4、S5、S6輸出不是全‘0’，4零信號four_zero為‘0’，三輸入一反相與門U9輸出‘0’，數(shù)據(jù)流的移位不受影響。
選擇AMI編碼時，碼型控制位Code1輸入0，三輸入二反相與門U4輸出恒為‘1’，三輸入一反相與門U9輸出恒為‘0’，移位寄存器的所有反饋環(huán)路被禁止，二輸入與非門U5、二輸入與非門U7、三輸入二反相與門U10、二輸入一反相與非門U11、三輸入與或門U13只是起到連接D型觸發(fā)器S1、S2、S3、S4、S5、S6、S7成為移位寄存器的作用，即使有8連零或4連零出現(xiàn)，移位寄存器不會插入額外的‘1’。
如圖4和圖7所示，破壞點形成模塊2中選擇器M1輸出端與二輸入與非門U14一輸入端相連；二輸入與非門U14輸出端與反相器U15輸入端相連；反相器U15輸出端與二選一E型觸發(fā)器S10的S端相連；二選一E型觸發(fā)器S10的輸出端與四輸入三反相與非門U16的一反相輸入端相連；四輸入三反相與非門U16的輸出端與E型觸發(fā)器S8、S9的E端，以及二選一E型觸發(fā)器S10的E端相連；E型觸發(fā)器S8的輸出端與二輸入異或非門U17的一輸入端相連；二輸入異或非門U17的輸出端與二輸入二反相與非門U20的一輸入端、三輸入與異或門U21的一與門輸入端相連；二輸入二反相與非門U20的輸出端與二選一E型觸發(fā)器S9的輸入端相連；E型觸發(fā)器S9的輸出端與反相器U19輸入端相連；反相器U19輸出端與三輸入與異或門U21的另一與門輸入端相連；三輸入與異或門U21的輸出端與二選一E型觸發(fā)器S10的D0端相連；四輸入三反相與非門U16的正相輸入端與二輸入與非門U14輸出端、二輸入與非門U18的一輸入端相連；二輸入與非門U18的輸出端與E型觸發(fā)器S8輸入端相連；E型觸發(fā)器S8的輸出端與四輸入三反相與非門U16的另一個反相輸入端、二輸入與非門U18的另一輸入端相連并輸出計數(shù)控制信號Vpcnt0；E型觸發(fā)器S9的輸出端四輸入三反相與非門U16的另一個反相輸入端相連并輸出計數(shù)控制信號Vpcnt1；二輸入二反相與非門U20的另一輸入端與反相器U15的輸出端相連；二選一E型觸發(fā)器S10的輸出端與三輸入與異或門U21的異或輸入端相連并輸出計數(shù)控制信號Vpcnt2；二選一E型觸發(fā)器S10的D1端接電壓VDD；選擇器M1觸發(fā)端接收碼型控制位Code0；二輸入與非門U14另一輸入端接收碼型控制位Code1；選擇器M1的兩個輸入端分別接收4零信號four_zero、8零信號eight_zero。
碼型控制位Code1輸入1，選擇HDB3或B8ZS方式，當8零信號eight_zero或者4零信號four_zero有效時，二輸入與非門U14輸出‘0’，反相器U15、四輸入三反相與非門U16、二輸入與非門U18、二輸入二反相與非門U20輸出‘1’，啟動一個由二選一E型觸發(fā)器S10、E型觸發(fā)器S9、E型觸發(fā)器S8等組成的3bits的由計數(shù)控制信號Vpcnt0、Vpcnt1和Vpcnt2所反映的同步遞減計數(shù)器vpcnt，初始值為7，只要二選一E型觸發(fā)器S10、E型觸發(fā)器S9、S8不是全‘0’，四輸入三反相與非門U16輸出總為‘1’，只要二選一E型觸發(fā)器S10、E型觸發(fā)器S9、E型觸發(fā)器S8的使能E就為‘1’，保證每個時鐘節(jié)拍減1，減到000時，四輸入三反相與非門U16輸出‘0’，停止減法計數(shù)，一直保持到下次8零信號eight_zero或4零信號four_zero有效再重新開始計數(shù)，計數(shù)器的值送給單/雙極性變換模塊3。在計數(shù)的中間過程當中，如果提前收到8零信號eight_zero或4零信號four_zero的有效信號，則計數(shù)器不再減1計數(shù)，而直接在下一時鐘置值為7，這種情況在數(shù)據(jù)流8連零并且是HDB3編碼的時候會出現(xiàn)。正常減1計數(shù)的推算如下D8＝~Q8；D9＝~(Q9^Q8)；D10＝Q10^(~Q9&~(Q9^Q8))＝~(Q10^(Q9+Q8))；E＝~(~Q10&~Q9&~Q8)＝Q10+Q9+Q8；其真值表(假設(shè)二輸入與非門U14輸出‘0’)如表1所示


表1根據(jù)圖5和圖7，取代節(jié)選擇模塊4中二輸入二反相與門U22的一輸入端接收4零信號four_zero；二輸入二反相與門U22的輸出端與二輸入選擇器M2的一輸入端相連；二輸入選擇器M2的輸出端與D型觸發(fā)器S11輸入端相連；D型觸發(fā)器S11的輸出端與反相器U23的輸入端相連并輸出控制信號odd-b；反相器U23的輸出端與二輸入二反相與門U22的另一輸入端、二輸入選擇器M2的另一輸入端相連；二輸入選擇器M2的控制端接收數(shù)據(jù)轉(zhuǎn)換信號Data_cnt。
數(shù)據(jù)轉(zhuǎn)換信號Data_cnt輸入‘1’時，D型觸發(fā)器S11反轉(zhuǎn)；如果4零信號four_zero為‘1’，數(shù)據(jù)轉(zhuǎn)換信號Data_cnt為‘0’，D型觸發(fā)器S11被清零；如果4零信號four_zero為‘0’，數(shù)據(jù)轉(zhuǎn)換信號Data_cnt為‘0’，D型觸發(fā)器S11保持。這樣D型觸發(fā)器S11起到統(tǒng)計HDB3兩個‘V’之間的D型觸發(fā)器Data_cnt為‘1’的奇偶性，在‘V’信號有效的時候，如果統(tǒng)計的結(jié)果為偶數(shù)(注此電路中控制信號odd_b為‘1’表示的是偶數(shù)，因為統(tǒng)計的結(jié)果包含了前一個‘V’)，則在‘0000’的第一個‘0’的位置插入一個‘1’，即取代節(jié)選擇為‘B00V’，否則第一個‘0’保持原值，即取代節(jié)選擇為‘000V’?？刂菩盘杘dd_b送給圖3所示的連零檢出模塊1，以便HDB3編碼有4連零時決定是否插入‘B’比特。
根據(jù)圖6和圖7，單/雙極變換輸出模塊3中反相器U24的輸出端與二輸入二反相與門U25的一輸入端、二輸入選擇器M3的一輸入端相連；二輸入二反相與門U25的輸出端與二輸入選擇器M3的另一輸入端相連；二輸入選擇器M3的輸出端與四輸入四反相三或與門U26的一或門輸入端相連；四輸入四反相三或與門U26的輸出端與二輸入異或非門U29的一輸入端相連；四輸入四反相三或與門U26的另兩個或門輸入端分別接收計數(shù)控制信號Vpcnt1、碼型控制位Code1；二反相與門U25的另一輸入端接收碼型控制位Code0；二輸入選擇器M3的控制端接收計數(shù)控制信號Vpcnt2；D型觸發(fā)器S13輸入端、四輸入四反相三或與門U26的與門輸入端接收數(shù)據(jù)流信號shift_out；D型觸發(fā)器S13輸出端與二輸入與門U28的一輸入端、二輸入一反相與門U27的正相輸入端相連；D型觸發(fā)器S12輸出端與二輸入一反相與門U27的反相輸入端、二輸入異或非門U29的另一輸入端相連；二輸入異或非門U29的輸出端與D型觸發(fā)器S12輸入端相連；二輸入一反相與門U27的輸出端輸出編碼數(shù)據(jù)信號DataOut_p；二輸入與門U28的輸出端輸出編碼數(shù)據(jù)信號DataOut_n；按照傳號交替的原則，D型觸發(fā)器S12將數(shù)據(jù)流中的‘1’的個數(shù)進行奇偶性計數(shù)，每接收到一個‘1’，觸發(fā)器反轉(zhuǎn)一次，以實現(xiàn)將數(shù)據(jù)流中的‘1’交替輸出到正負軌端口的編碼數(shù)據(jù)信號DataOut_p、DataOut_n。D型觸發(fā)器S13將數(shù)據(jù)流延遲一個時鐘，以便與D型觸發(fā)器S12的結(jié)果同步。該單/雙極變換輸出模塊3還根據(jù)不同的編碼類型、連零情況、在適當?shù)牡胤讲迦雮魈柦惶娴钠茐狞c。
選擇AMI編碼時，碼型控制位Code1輸入0，四輸入四反相三或與門U26輸出值只跟輸入數(shù)據(jù)流信號shift_out有關(guān)，不會引入破壞點。
選擇B8ZS編碼，碼型控制位Code1輸入1，碼型控制位Code0輸入0，同步遞減計數(shù)器vpcnt等于6或者3時，四輸入四反相三或與門U26輸出‘0’，D型觸發(fā)器S12觸發(fā)器多反轉(zhuǎn)一次；在HDB3方式，碼型控制位Code1輸入1，碼型控制位Code0輸入1，同步遞減計數(shù)器vpcnt等于6時，四輸入四反相三或與門U26輸出‘0’，D型觸發(fā)器S12觸發(fā)器也是多反轉(zhuǎn)一次，下個‘1’來到時D型觸發(fā)器S12再反轉(zhuǎn)一次，使得這個‘1’輸出極性與上個‘1’相同，這就是輸出‘V’脈沖。其他情況下，四輸入四反相三或與門U26輸出值只跟輸入數(shù)據(jù)流信號shift_out有關(guān)，與AMI編碼相同。
綜上所述，如圖7所示，數(shù)據(jù)流的走向為數(shù)據(jù)信號Data->D型觸發(fā)器S1->D型觸發(fā)器S2->D型觸發(fā)器S3->D型觸發(fā)器S4->D型觸發(fā)器S5->D型觸發(fā)器S6->D型觸發(fā)器S7->D型觸發(fā)器S13->編碼數(shù)據(jù)信號DataOut_p、DataOut_n。NRZ數(shù)據(jù)由數(shù)據(jù)信號Data輸入，編碼后的雙極性碼從編碼數(shù)據(jù)信號DataOut_p、DataOut_n輸出，前后延遲9個時鐘周期。
權(quán)利要求
1.一種用于數(shù)字通信的編碼裝置，包括連零檢出模塊(1)、破壞點形成模塊(2)和單/雙極變換輸出模塊(3)，連零檢出模塊(1)檢測數(shù)據(jù)流的連“0”情況，輸出數(shù)據(jù)流信號(shift_out)和連零信號(all-zero)，破壞點形成模塊(2)與單/雙極變換輸出模塊(3)相連，單/雙極變換輸出模塊(3)接收數(shù)據(jù)流信號(shift_out)，完成正負雙軌輸出，其特征在于還包括取代節(jié)選擇模塊(4)，取代節(jié)選擇模塊(4)根據(jù)數(shù)據(jù)流信號(shift_out)和連零信號(all-zero)的值生成控制信號(odd-b)，送至連零檢出模塊(1)，以決定是否在移位寄存器中插入“1”。
2.根據(jù)權(quán)利要求1所述的用于數(shù)字通信的編碼裝置，其特征在于破壞點形成模塊(2)根據(jù)連零信號(all-zero)是否有效產(chǎn)生相應(yīng)的計數(shù)控制信號，單/雙極變換輸出模塊(3)根據(jù)計數(shù)控制信號輸出數(shù)據(jù)。
3.根據(jù)權(quán)利要求1或2所述的用于數(shù)字通信的編碼裝置，其特征在于所述的連零檢出模塊(1)、破壞點形成模塊(2)和單/雙極變換輸出模塊(3)均接收碼型控制位(Code0)、(Code1)。
4.根據(jù)權(quán)利要求3所述的用于數(shù)字通信的編碼裝置，其特征在于所述的連零檢出模塊(1)包括由D型觸發(fā)器(S1)、D型觸發(fā)器(S2)、D型觸發(fā)器(S3)、D型觸發(fā)器(S4)、D型觸發(fā)器(S5)、D型觸發(fā)器(S6)和D型觸發(fā)器(S7)組成的7位的帶反饋環(huán)路的移位寄存器；該連零檢出模塊(1)中反相器(U1)輸出端與五輸入一反相與門(U2)的一正相輸入端相連；五輸入一反相與門(U2)的輸出端與三輸入二反相與門(U4)的正相輸入端相連并輸出8零信號(eight_zero)；三輸入二反相與門(U4)的輸出端與二輸入與非門(U5)的一輸入端相連；二輸入與非門(U5)的輸出端與D型觸發(fā)器(S1)輸入端相連；D型觸發(fā)器(S1)輸出端與反相器(U6)輸入端相連；反相器(U6)輸出端與二輸入與非門(U7)的一輸入端相連；二輸入與非門(U7)的輸出端與D型觸發(fā)器(S2)輸入端相連；D型觸發(fā)器(S2)輸出端與D型觸發(fā)器(S3)輸入端相連；D型觸發(fā)器(S3)輸出端與四輸入四反相與門(U8)的一輸入端相連；四輸入四反相與門(U8)的輸出端與三輸入一反相與門(U9)的一正相輸入端相連并輸出4零信號(four_zero)；三輸入一反相與門(U9)的輸出端與三輸入二反相與門(U10)的一反相輸入端相連；三輸入二反相與門(U10)的輸出端與D型觸發(fā)器(S4)輸入端相連；D型觸發(fā)器(S4)輸出端與二輸入一反相與非門(U11)的反相輸入端相連；二輸入一反相與非門(U11)的輸出端與D型觸發(fā)器(S5)輸入端相連；D型觸發(fā)器(S5)輸出端與D型觸發(fā)器(S6)輸入端相連；三輸入與或門(U13)輸出端與D型觸發(fā)器(S7)輸入端相連；D型觸發(fā)器(S7)輸出端與五輸入一反相與門(U2)的一正相輸入端、反相器(U12)輸入端相連；五輸入一反相與門(U2)的其它兩個正相輸入端分別與四輸入四反相與門(U8)的輸出端、反相器(U6)輸出端相連；五輸入一反相與門(U2)的反相輸入端與D型觸發(fā)器(S2)輸出端相連；反相器(U3)輸出端與三輸入二反相與門(U4)的一反相輸入端、及三輸入一反相與門(U9)的反相輸入端相連；三輸入二反相與門(U4)的另一反相輸入端與三輸入一反相與門(U9)的另一正相輸入端相連并接收碼型控制位(Code0)；二輸入與非門(U5)的另一輸入端與反相器(U1)輸出端相連；二輸入與非門(U7)的另一輸入端與三輸入二反相與門(U4)的輸出端、三輸入二反相與門(U10)的正相輸入端、二輸入一反相與非門(U11)的正相輸入端相連；四輸入四反相與門(U8)的另一個輸入端與D型觸發(fā)器(S6)輸出端、三輸入與或門(U13)的或門輸入端相連；四輸入四反相與門(U8)的另二個輸入端分別與D型觸發(fā)器(S5)輸出端、D型觸發(fā)器(S4)輸出端相連；三輸入二反相與門(U10)的另一反相輸入端與D型觸發(fā)器(S3)輸出端相連；三輸入與或門(U13)的一與門輸入端與三輸入一反相與門(U9)的輸出端相連；反相器(U3)輸入端接收碼型控制位(Code1)；反相器(U1)輸入端接收數(shù)據(jù)信號(Data)；三輸入與或門(U13)的另一與門輸入端接收控制信號(odd-b)；D型觸發(fā)器(S6)輸出數(shù)據(jù)轉(zhuǎn)換信號(Data_cnt)；反相器(U12)輸出數(shù)據(jù)流信號(shift_out)。
5.根據(jù)權(quán)利要求3所述的用于數(shù)字通信的編碼裝置，其特征在于所述的破壞點形成模塊(2)中選擇器(M1)輸出端與二輸入與非門(U14)一輸入端相連；二輸入與非門(U14)輸出端與反相器(U15)輸入端相連；反相器(U15)輸出端與二選一E型觸發(fā)器(S10)的S端相連；二選一E型觸發(fā)器(S10)的輸出端與四輸入三反相與非門(U16)的一反相輸入端相連；四輸入三反相與非門(U16)的輸出端與E型觸發(fā)器(S8)、(S9)的E端，以及二選一E型觸發(fā)器(S10)的E端相連；E型觸發(fā)器(S8)的輸出端與二輸入異或非門(U17)的一輸入端相連；二輸入異或非門(U17)的輸出端與二輸入二反相與非門(U20)的一輸入端、三輸入與異或門(U21)的一與門輸入端相連；二輸入二反相與非門(U20)的輸出端與二選一E型觸發(fā)器(S9)的輸入端相連；E型觸發(fā)器(S9)的輸出端與反相器(U19)輸入端相連；反相器(U19)輸出端與三輸入與異或門(U21)的另一與門輸入端相連；三輸入與異或門(U21)的輸出端與二選一E型觸發(fā)器(S10)的D0端相連；四輸入三反相與非門(U16)的正相輸入端與二輸入與非門(U14)輸出端、二輸入與非門(U18)的一輸入端相連；二輸入與非門(U18)的輸出端與E型觸發(fā)器(S8)輸入端相連；E型觸發(fā)器(S8)的輸出端與四輸入三反相與非門(U16)的另一個反相輸入端、二輸入與非門(U18)的另一輸入端相連并輸出計數(shù)控制信號(Vpcnt0)；E型觸發(fā)器(S9)的輸出端四輸入三反相與非門(U16)的另一個反相輸入端相連并輸出計數(shù)控制信號(Vpcnt1)；二輸入二反相與非門(U20)的另一輸入端與反相器(U15)的輸出端相連；二選一E型觸發(fā)器(S10)的輸出端與三輸入與異或門(U21)的異或輸入端相連并輸出計數(shù)控制信號(Vpcnt2)；二選一E型觸發(fā)器(S10)的D1端接電壓(VDD)；選擇器(M1)觸發(fā)端接收碼型控制位(Code0)；二輸入與非門(U14)另一輸入端接收碼型控制位(Code1)；選擇器(M1)的兩個輸入端分別接收4零信號(four_zero)、8零信號(eight_zero)。
6.根據(jù)權(quán)利要求3所述的用于數(shù)字通信的編碼裝置，其特征在于所述的單/雙極變換輸出模塊(3)中反相器(U24)的輸出端與二輸入二反相與門(U25)的一輸入端、二輸入選擇器(M3)的一輸入端相連；二輸入二反相與門(U25)的輸出端與二輸入選擇器(M3)的另一輸入端相連；二輸入選擇器(M3)的輸出端與四輸入四反相三或與門(U26)的一或門輸入端相連；四輸入四反相三或與門(U26)的輸出端與二輸入異或非門(U29)的一輸入端相連；四輸入四反相三或與門(U26)的另兩個或門輸入端分別接收計數(shù)控制信號(Vpcnt1)、碼型控制位(Code1)；二反相與門(U25)的另一輸入端接收碼型控制位(Code0)；二輸入選擇器(M3)的控制端接收計數(shù)控制信號(Vpcnt2)；D型觸發(fā)器(S13)輸入端、四輸入四反相三或與門(U26)的與門輸入端接收數(shù)據(jù)流信號(shift_out)；D型觸發(fā)器(S13)輸出端與二輸入與門(U28)的一輸入端、二輸入一反相與門(U27)的正相輸入端相連；D型觸發(fā)器(S12)輸出端與二輸入一反相與門(U27)的反相輸入端、二輸入異或非門(U29)的另一輸入端相連；二輸入異或非門(U29)的輸出端與D型觸發(fā)器(S12)輸入端相連；二輸入一反相與門(U27)的輸出端輸出編碼數(shù)據(jù)信號(DataOut_p)；二輸入與門(U28)的輸出端輸出編碼數(shù)據(jù)信號(DataOut_n)。
7.根據(jù)權(quán)利要求3所述的用于數(shù)字通信的編碼裝置，其特征在于所述的取代節(jié)選擇模塊(4)中二輸入二反相與門(U22)的一輸入端接收4零信號(four_zero)；二輸入二反相與門(U22)的輸出端與二輸入選擇器(M2)的一輸入端相連；二輸入選擇器(M2)的輸出端與D型觸發(fā)器(S11)輸入端相連；D型觸發(fā)器(S11)的輸出端與反相器(U23)的輸入端相連并輸出控制信號(odd-b)；反相器(U23)的輸出端與二輸入二反相與門(U22)的另一輸入端、二輸入選擇器(M2)的另一輸入端相連；二輸入選擇器(M2)的控制端接收數(shù)據(jù)轉(zhuǎn)換信號(Data_cnt)。
全文摘要
一種涉及光同步數(shù)字傳輸系統(tǒng)的用于數(shù)字通信的編碼裝置，包括連零檢出模塊、破壞點形成模塊和單/雙極變換輸出模塊，連零檢出模塊檢測數(shù)據(jù)流的連“0”情況，輸出數(shù)據(jù)流信號shift_out和連零信號all－zero，破壞點形成模塊與單/雙極變換輸出模塊相連，單/雙極變換輸出模塊接收數(shù)據(jù)流信號shift_out，完成正負雙軌輸出，其特征在于還包括取代節(jié)選擇模塊，取代節(jié)選擇模塊根據(jù)數(shù)據(jù)流信號shift_out和連零信號all－zero的值生成控制信號odd－b，送至連零檢出模塊，以決定是否在移位寄存器中插入“1”，本發(fā)明邏輯明了，電路簡潔，能夠解決國際化多制式系統(tǒng)的基帶傳輸信號的編碼問題，可以降低有關(guān)集成電路芯片、通訊系統(tǒng)的成本。
文檔編號H04L25/08GK1531292SQ03115850
公開日2004年9月22日 申請日期2003年3月12日 優(yōu)先權(quán)日2003年3月12日
發(fā)明者鄧春松 申請人:中興通訊股份有限公司