高壓驅(qū)動電路的防貫通電路的制作方法
【專利摘要】本發(fā)明公開一種高壓驅(qū)動電路的防貫通電路。該防貫通電路包括第一反相器、第二反相器、第一延時電路、第二延時電路、第一或非門和第二或非門；第一反相器對上橋控制信號進行反相處理形成第一反相信號并輸出；第一延時電路對上橋控制信號進行延時處理形成第一延時信號并輸出；第二反相器對下橋控制信號進行反相處理形成第二反相信號并輸出；第二延時電路對下橋控制信號進行延時處理形成的第二延時信號并輸出；第一或非門對第一反相信號和第二延時信號進行或非處理形成上橋驅(qū)動信號并輸出；第二或非門對第二反相信號和第一延時信號進行或非處理形成下橋驅(qū)動信號并輸出。防貫通電路結(jié)構簡單、占用面積小，可防止同一橋臂上的上下兩個功率管同時導通。
【專利說明】
高壓驅(qū)動電路的防貫通電路
技術領域
[0001]本發(fā)明涉及高壓驅(qū)動電路領域，尤其涉及一種高壓驅(qū)動電路的防貫通電路。
【背景技術】
[0002]高壓集成電路(HVIC)是一種帶各種保護電路、低壓控制電路、高壓功率器件等功能的柵極驅(qū)動電路，它將電力電子與半導體技術結(jié)合，顯著提高了整機的集成度和穩(wěn)定性，具有集成密度高、體積小、速度快、功耗低等優(yōu)點，逐漸取代傳統(tǒng)的分立器件，越來越多的被應用在MOSFET(Metal-Oxide_Semiconductor or Field-Effect Transistor，金屬-氧化層-半導體-場效應晶體管)、IGBT( Insulated Gate Bipolar Transistor，絕緣柵雙極型晶體管)的驅(qū)動領域。
[0003]在驅(qū)動M0SFET、IGBT工作時，若同一橋臂上的M0SFET、IGBT的上橋驅(qū)動信號和下橋驅(qū)動信號同時為高電平時;或者元器件本身結(jié)電容的存在;均會使被高壓驅(qū)動電路所驅(qū)動的同一橋臂上的上下兩個功率管(可以為MOSFET或IGBT)同時導通，從而導致該橋臂短路，此時通路的電流變化率及峰值電流都會很大，極容易損壞MOSFET、IGBT。

【發(fā)明內(nèi)容】

[0004]本發(fā)明要解決的技術問題在于，針對現(xiàn)有高壓驅(qū)動電路中同一橋臂上的上下兩個功率管同時導通而易對功率管造成損壞的問題，提供一種高壓驅(qū)動電路的防貫通電路。
[0005]本發(fā)明解決其技術問題所采用的技術方案是:一種高壓驅(qū)動電路的防貫通電路，包括第一反相器、第二反相器、第一延時電路、第二延時電路、第一或非門和第二或非門；
[0006]所述第一反相器，與上橋控制信號輸入端和所述第一或非門相連，用于對所述上橋控制信號輸入端輸入的上橋控制信號進行反相處理，形成第一反相信號并輸出至所述第一或非門；
[0007]所述第一延時電路，與所述上橋控制信號輸入端和所述第二或非門相連，用于對所述上橋控制信號進行延時處理，形成第一延時信號并輸出至所述第二或非門；
[0008]所述第二反相器，與下橋控制信號輸入端和所述第二或非門相連，用于對所述下橋控制信號輸入端輸入的下橋控制信號進行反相處理，形成第二反相信號并輸出至所述第二或非門；
[0009]所述第二延時電路，與所述下橋控制信號輸入端和所述第一或非門相連，用于對所述下橋控制信號進行延時處理，形成的第二延時信號并輸出至所述第一或非門；
[0010]所述第一或非門，用于對所述第一反相信號和所述第二延時信號進行或非處理，以形成上橋驅(qū)動信號并通過上橋驅(qū)動信號輸出端輸出；
[0011 ]所述第二或非門，用于對所述第二反相信號和所述第一延時信號進行或非處理，以形成下橋驅(qū)動信號并通過下橋驅(qū)動信號輸出端輸出。
[0012]優(yōu)選地，所述第一延時電路和所述第二延時電路均包括延時PMOS管、延時NMOS管、延時電容、延時電阻和第三反相器；
[0013]所述延時PMOS管的柵極接延時輸入端，漏極通過所述延時電阻與所述延時匪OS管的漏極相連，源極接電源端；
[0014]所述延時NMOS管的柵極接所述延時輸入端、漏極與所述延時電阻和所述第三反相器的反相器輸入端相連，源極接地；
[0015]所述延時電路一端接地，另一端連接在所述延時電阻和所述延時NMOS管的漏極與所述第三反相器的反相器輸入端之間；
[0016]所述第三反相器的反相器輸出端為延時輸出端。
[0017]優(yōu)選地，所述延時電阻是可調(diào)電阻。
[0018]優(yōu)選地，所述第一延時電路和所述第二延時電路包括延時PMOS管、延時NMOS管、延時電容、恒流電路和第三反相器；
[0019]所述延時PMOS管的柵極接延時輸入端，漏極與所述延時NMOS管的漏極和所述第三反相器的反相器輸入端相連，源極與所述恒流電路相連；
[0020]所述延時匪OS管的柵極接延時輸入端，漏極與所述延時PMOS管的漏極和所述第三反相器的反相輸入端，源極接地；
[0021 ] 所述延時電容一端接地，另一端連接在所述延時PMOS管和所述延時NMOS管的漏極和所述第三反相器的反相輸入端之間；
[0022]所述恒流電路連接在所述延時PMOS管與所述電源端之間；
[0023]所述第三反相器的反相器輸出端為延時輸出端。
[0024]優(yōu)選地，所述恒流電路包括第一恒流PMOS管和第二恒流PMOS管；所述第一恒流PMOS管的柵極接所述第二恒流PMOS管的的柵極和漏極，源極接電源端，漏極接延時PMOS管的源極;所述第二恒流PMOS管的柵極接所述第一恒流PMOS管的柵極和所述第二 PMOS管的漏極，源極接電源端，漏極接外部恒定電流源。
[0025]優(yōu)選地，所述第三反相器包括反相PMOS管和反相NMOS管；所述反相PMOS管的柵極接反相器輸入端，漏極接反相器輸出端，源極接電源端;所述反相匪OS管的柵極接反相器輸入端，漏極接反相器輸出端，源極接地。
[0026]優(yōu)選地，所述第一反相器和所述第二反相器均包括反相PMOS管和反相NMOS管；所述反相PMOS管的柵極接反相器輸入端，漏極接反相器輸出端，源極接電源端;所述反相NMOS管的柵極接反相器輸入端，漏極接反相器輸出端，源極接地。
[0027]優(yōu)選地，所述第一或非門和所述第二或非門均包括第一PMOS管、第二 PMOS管、第一NMOS管和第二 NMOS管;所述第一 PMOS管的柵極接第一或非門輸入端，源極接電源端，漏極與所述第二 PMOS管的源極相連;所述第一 NMOS管的柵極接所述第一或非門輸入端，源極接地，漏極接或非門輸出端;所述第二 PMOS管的柵極接第二或非門輸入端，漏極接所述或非門輸出端;所述第二 NMOS管的柵極接第二或非門輸入端，源極接地，漏極接所述或非門輸出端。
[0028]本發(fā)明與現(xiàn)有技術相比具有如下優(yōu)點:本發(fā)明所提供的高壓驅(qū)動電路的防貫通電路中，上橋控制信號分別經(jīng)第一反相器和第一延時電路處理，以形成第一反相信號和第一延時信號；下橋控制信號分別經(jīng)第二反相器和第二延時電路處理，以形成第二反相信號和第二延時信號；第一或非門對第一反相信號和第二延時信號進行或非處理以形成上橋驅(qū)動信號并輸出，第二或非門對第二反相信號和第一延時信號進行或非處理以形成下橋驅(qū)動信號并輸出。該高壓驅(qū)動電路的防貫通電路結(jié)構簡單、占用面積小，且可防止同一橋臂上的上下兩個功率管同時導通，以保護高壓驅(qū)動電路的目的。
【附圖說明】
[0029]下面將結(jié)合附圖及實施例對本發(fā)明作進一步說明，附圖中:
[0030]圖1是本發(fā)明一實施例中高壓驅(qū)動電路的防貫通電路的電路圖。
[0031]圖2是本發(fā)明一實施例中高壓驅(qū)動電路的防貫通電路的第一延時電路和第二延時電路的一電路圖。
[0032]圖3是本發(fā)明一實施例中高壓驅(qū)動電路的防貫通電路的第一延時電路和第二延時電路的另一電路圖。
[0033]圖4是圖3中第一延時電路和第二延時電路的一波形圖。
[0034]圖5是本發(fā)明一實施例中高壓驅(qū)動電路的防貫通電路的第一反相器、第二反相器和第三反相器的電路圖。
[0035]圖6是本發(fā)明一實施例中高壓驅(qū)動電路的防貫通電路的第一或非門和第二或非門的電路圖。
[0036]圖7是圖1所示高壓驅(qū)動電路的防貫通電路的一波形圖。
[0037]圖8是圖1所示高壓驅(qū)動電路的防貫通電路的另一波形圖。
[0038]圖9是圖1所示高壓驅(qū)動電路的防貫通電路的另一波形圖。
【具體實施方式】
[0039]為了對本發(fā)明的技術特征、目的和效果有更加清楚的理解，現(xiàn)對照附圖詳細說明本發(fā)明的【具體實施方式】。
[0040]圖1示出本實施例中的一種高壓驅(qū)動電路的防貫通電路。該高壓驅(qū)動電路的防貫通電路包括第一反相器U1、第二反相器U5、第一延時電路U3、第二延時電路U4、第一或非門U2和第二或非門U6。
[0041]如圖1所示，第一反相器Ul與上橋控制信號輸入端和第一或非門U2相連，用于對上橋控制信號輸入端輸入的上橋控制信號HIN進行反相處理，形成第一反相信號110并輸出至第一或非門U2。第二反相器U5與下橋控制信號輸入端和第二或非門U6相連，用于對下橋控制信號輸入端輸入的下橋控制信號LIN進行反相處理，形成第二反相信號140并輸出至第二或非門U6。
[0042]本實施例中，第一反相器Ul和第二反相器U5采用同樣的電路結(jié)構，可以理解地，第一反相器Ul和第二反相器U5也可以采用其他可實現(xiàn)信號反相功能的電路結(jié)構。如圖5所示，第一反相器Ul和第二反相器U5均包括反相PMOS管P7和反相NMOS管N7。反相PMOS管P7的柵極接反相器輸入端A41，漏極接反相器輸出端B41，源極接電源端VCC。反相匪OS管N7的柵極接反相器輸入端A41，漏極接反相器輸出端B41，源極接地(本實施例中，接地是指與接地端GND相連)。本實施例中，第一反相器Ul的反相器輸入端A41為上橋控制信號輸入端，第一反相器Ul接收上橋控制信號HIN并進行反相處理，以形成第一反相信號110并輸出至第一或非門U2。第二反相器U5的反相器輸入端A41為下橋控制信號輸入端，用于接收下橋控制信號LIN并進行反相處理，以形成第二反相信號140并輸出至第二或非門U6。
[0043]可以理解地，當反相器輸入端A41輸入高電平時，PMOS管P7關斷而匪OS管N7導通，NMOS管N7的導通使得反相器輸出端B41被下拉到低電平，實現(xiàn)了信號的反相。當反相器輸入端A41輸入低電平時，PMOS管P7導通而匪OS管N7關斷，PMOS管P7的導通使得反相器輸入端B41被上拉到高電平，反相器輸出高電平，實現(xiàn)了信號的反相。本實施例采用反相PMOS管P7和反相NMOS管N7形成的第一反相器Ul和第二反相器U5結(jié)構簡單，并具有元器件較少且電路占用面積小等優(yōu)點。
[0044]如圖1所示，第一延時電路U3與上橋控制信號HIN輸入端和第二或非門U6相連，用于對上橋控制信號HIN進行延時處理，形成第一延時信號130并輸出至第二或非門U6。第二延時電路U4與下橋控制信號輸入端和第一或非門U2相連，用于對下橋控制信號LIN進行延時處理，形成的第二延時信號120并輸出至第一或非門U2。
[0045]本實施例中，第一延時電路U3和第二延時電路U4采用同樣的電路結(jié)構；可以理解地，第一延時電路U3和第二延時電路U4也可以采用其他可實現(xiàn)信號延時的電路結(jié)構。
[0046]圖2示出本實施例中第一延時電路U3和第二延時電路U4的一種電路圖。如圖2所示，第一延時電路U3和第二延時電路U4均包括延時PMOS管Pl、延時NMOS管N1、延時電容Cl、延時電阻Rl和第三反相器U7。其中，延時PMOS管Pl的柵極接延時輸入端A21，漏極通過延時電阻Rl與延時NMOS管NI的漏極相連，源極接電源端VCC。延時NMOS管NI的柵極接延時輸入端A21、漏極與延時電阻Rl和第三反相器U7的反相器輸入端A22相連，源極接地。延時電路Cl 一端接地，另一端連接在延時電阻Rl和延時NMOS管NI的漏極與第三反相器U7的反相器輸入端A22之間。其中，第三反相器U3的電路結(jié)構與第一反相器Ul和第二反相器U5的電路結(jié)構相同，第三反相器U7的反相器輸出端為延時輸出端B21。
[0047]可以理解地，第一延時電路U3的延時輸入端A21為上橋控制信號輸入端，第一延時電路U3用于接收上橋控制信號HIN并進行延時處理后輸出至第三反相器U7的反相器輸入端A22，經(jīng)第三反相器U7進行反相處理以形成第一延時信號130并輸出至第二或非門U6。第二延時電路U4的延時輸入端A21為下橋控制信號輸入端，第二延時電路U4用于接收下橋控制信號LIN并進行延時處理后輸出至第三反相器U7的反相器輸入端A22，經(jīng)第三反相器U7進行反相處理后形成第二延時信號120并輸出至第一或非門U2。
[0048]可以理解地，當延時輸入端A21輸入高電平時，延時PMOS管Pl關斷而延時NMOS管NI導通。延時NMOS管NI的導通使得從延時輸入端A21輸入的信號反相，以向第三反相器的反相輸入端A22輸入低電平;并且延時電容Cl與延時NMOS管NI形成低阻抗的放電路徑，使得延時電容Cl通過延時匪OS管NI的放電，從而使延時匪OS管NI輸出的信號延時；再經(jīng)過第三反相器U7進行信號反相并通過延時輸出端A21輸出，以使延時輸入端A21輸入的信號和經(jīng)延時輸出端B21輸出的信號同相。當延時輸入端A21輸入低電平時，延時匪OS管NI關斷而延時PMOS管Pl導通。延時PMOS管Pl的導通使得從延時輸入端A21輸入的信號反相；并且延時PMOS管Pl、延時電阻Rl和延時電容Cl形成低阻抗的充電路徑，使得延時電容Cl通過延時PMOS管Pl充電，從而使延時PMOS管Pl輸出的信號延時；再通過第三反相器U7進行信號反相并通過延時輸出端A 21輸出，以使延時輸入端A 21輸入的信號與延時輸出端B 21輸出的信號同相。可以理解地，延時電阻Rl是可調(diào)電阻，可通過調(diào)節(jié)延時電阻Rl的阻值大小以改變對延時電容Cl充電的電流大小，從而改變延時時間。本實施例中，還可通過調(diào)整第三反相器U7的閾值以調(diào)節(jié)延時時間，以實現(xiàn)對延時時間的精確控制。
[0049]圖3示出本實施例中第一延時電路U3和第二延時電路U4的另一種電路圖。如圖3所示，第一延時電路U3和第二延時電路U4均包括延時PMOS管Pl、延時NMOS管N1、延時電容Cl、恒流電路和第三反相器U7。延時PMOS管Pl的柵極接延時輸入端A21，漏極與延時NMOS管NI的漏極和第三反相器U7的反相器輸入端A22相連，源極與恒流電路相連。延時NMOS管NI的柵極接延時輸入端A21，漏極與延時PMOS管Pl的漏極和第三反相器U7的反相輸入端A22，源極接地。延時電容Cl 一端接地，另一端連接在延時PMOS管Pl和延時NMOS管NI的漏極和第三反相器U7的反相輸入端之間。恒流電路連接在延時PMOS管PI與電源端VCC之間，并且恒流電路的一端接地。第三反相器U7的反相器輸出端為延時輸出端B21。恒流電路的設置，可用于使第一延時電路U3和第二延時電路U4中流經(jīng)延時PMOS管PI的電流保持穩(wěn)定的電流值，避免電流過大損壞延時PMOS管Pl，并可實現(xiàn)對第一延時電路U3和第二延時電路U4的延時時間的精確控制。
[0050]如圖3所示，恒流電路包括第一恒流PMOS管P2和第二恒流PMOS管P3。第一恒流PMOS管P2的柵極接第二恒流PMOS管P3的柵極和漏極，源極接電源端VCC，漏極接延時PMOS管Pl的源極。第二恒流PMOS管P3的柵極接第一恒流PMOS管P2的柵極和第二恒流PMOS管P3的漏極，源極接電源端，漏極接外部恒定電流源U8。其中，外部恒定電流源U8輸出的電流恒定不變。可以理解地，由第一恒流PMOS管P2和第二恒流PMOS管P3形成的鏡像電流源為恒流電路。[0051 ] 如圖3結(jié)合圖4所示，當延時輸入端A21在tl時刻輸入高電平，延時PMOS管Pl關斷而延時匪OS管NI導通。延時WOS管NI導通使得延時輸入端A21輸入的信號反相，以向第三反相器的反相器輸入端A22輸入低電平;并且延時電容Cl與延時NMOS管NI形成低阻抗的放電路徑，延時電容Cl通過延時NMOS管NI的放電，從而使延時NMOS管NI輸出的信號延時;第三反相器U7對延時NMOS管NI輸入的信號進行反相以通過延時輸出端B21輸出高電平。當延時輸入端A21在t2時刻輸入低電平，延時NMOS管NI關斷而延時PMOS管Pl導通。延時PMOS管Pl導通使恒流電路、延時PMOS管Pl與延時電容Cl形成低阻抗的充電路徑，通過第一恒流PMOS管P2和第二恒流PMOS管P3形成的鏡像電流源給延時電容Cl進行充電，經(jīng)過時間Atl后即在時刻t3時延時電容Cl的電壓達到第三反相器U7的反轉(zhuǎn)閾值VI，第三反相器U7輸出低電平?？梢岳斫獾?，在時間Atl內(nèi)延時輸出端B21輸出的還是高電平，只有在輸入低電平且經(jīng)過時間Atl后延時輸出端B21輸出的才是低電平?？梢岳斫獾?，該第一延時電路U3和第二延時電路U4可均準確地控制時間Atl內(nèi)，其中，時間Atl是死區(qū)時間。
[0052]如圖1所示，第一或非門U2，用于對第一反相信號110和第二延時信號120進行或非處理，以形成上橋驅(qū)動信號HO并通過上橋驅(qū)動信號輸出端輸出。第二或非門U6，用于對第二反相信號140和第一延時信號130進行或非處理，以形成下橋驅(qū)動信號LO并通過下橋驅(qū)動信號輸出端輸出。
[0053]可以理解地，第一或非門U2和第二或非門U6的電路結(jié)構可以相同，也可以不相同。本實施例中，第一或非門U2和第二或非門U6均包括第一PMOS管P5、第二PMOS管P6、第一NMOS管N5和第二匪OS管N6。其中，第一 PMOS管P5的柵極接第一或非門U2或第二或非門U6的第一或非門輸入端A31，源極接電源端VCC，漏極與第二 PMOS管P6的源極相連。第一 NMOS管N5的柵極接第一或非門U2或第二或非門U6的第一或非門輸入端A31，源極接地，漏極接或非門輸出端B31。第二 PMOS管P6的柵極接第一或非門U2或第二或非門U6的第二或非門輸入端A32，源極接第一 PMOS管P5的漏極，漏極接或非門輸出端B31。第二匪OS管N5的柵極接第一或非門U2或第二或非門U6的第二或非門輸入端A32，源極接地，漏極接或非門輸出端B31。
[0054]如圖6所示，當?shù)谝换蚍情T輸入端A31輸入高電平而第二或非門輸入端A32輸入低電平時;第一或非門輸入端A31輸入高電平使得第一 PMOS管P5關斷而第一 NMOS管N5導通，而第二或非門輸入端A32輸入低電平使得第二 PMOS管P6導通而第二 NMOS管N6關斷；第一匪OS管N5的導通使得其漏極被拉到低電平，此時或非門輸出端B31輸出低電平。當?shù)谝换蚍情T輸入端A31輸入低電平而第二或非門輸入端A32輸入高電平時;第一或非門輸入端A31輸入低電平使得第一 PMOS管P5導通而第一 NMOS管N5關斷；而第二或非門輸入端A32輸入高電平使得第二 PMOS管P6關斷而第二匪OS管N6導通；第二匪OS管N6的導通使得其漏極被拉到低電平，此時或非門輸出端B31輸出低電平。當?shù)谝换蚍情T輸入端A31和第二或非門輸入端A32同時輸入高電平時，第一 PMOS管P5和第二 PMOS管P6關斷，第一 NMOS管N5和第二 NMOS管N6導通；第一匪OS管N5和第二 NMOS管N6的導通使得或非門輸出端B31被拉到低電平并輸出穩(wěn)定的低電平。當?shù)谝换蚍情T輸入端A31和第二或非門輸入端A32同時輸入低電平時，第一 PMOS管P5和第二PMOS管P6導通，第一NMOS管N5和第二NMOS管N6關斷；第一PMOS管P5和第二PMOS管P6導通使得或非門輸出端B31被上拉到高電平并輸出穩(wěn)定的高電平。本實施例所提供的第一或非門U2和第二或非門U6的電路結(jié)構簡單，所采用的元器件少且所占用的面積小。
[0055]圖7示出驅(qū)動MOSFET或IGBT的輸入的上橋控制信號HIN和下橋控制信號LIN在某段時間內(nèi)同時為高電平時的波形圖。在tl到t2時段內(nèi)，上橋控制信號HIN和下橋控制信號LIN都為高電平，上橋控制信號HIN經(jīng)過第一反相器Ul反向處理后得到第一反向信號110，而下橋控制信號LIN經(jīng)過第二延時電路U4處理后得到第二延時信號120，第一反向信號110和第二延時信號120經(jīng)過第一或非門U2的邏輯處理后得到使上橋MOSFET或IGBT關斷的低電平的上橋驅(qū)動信號HO。同理，下橋控制信號LIN經(jīng)過第二反相器U5反向處理后得到第二反向信號140而上橋控制信號HIN經(jīng)過第一延時電路U3的邏輯處理后得到第一延時信號130，第二反向信號140和第一延時信號130經(jīng)過第二或非門U6的邏輯處理后得到使下橋MOSFET或IGBT關斷的低電平的下橋驅(qū)動信號L0;這樣同一橋臂上的上下橋MOSFET或IGBT同時關閉而不會發(fā)生直通，起到保護電路的作用。同理在t3到t4時間段內(nèi)，經(jīng)過本實施例所提供的防貫通電路的處理，使得輸出的上橋驅(qū)動信號HO和下橋驅(qū)動信號LO不同時為高電平，避免同一橋臂上的上下橋MOSFET或IGBT同時導通而損壞電路。
[0056]圖8示出驅(qū)動MOSFET或IGBT的的上橋控制信號HIN和下橋控制信號LIN沒有設置死區(qū)時間的波形圖。在tl時刻上橋控制信號HIN為高電平，而下橋控制信號LIN為低電平;上橋控制信號HIN經(jīng)過第一反相器Ul反向處理后得到低電平的第一反相信號110;下橋控制信號LIN在tl時刻的下降沿信號經(jīng)過第二延時電路U4處理后得到在t2時刻下降的第二延時信號120，即下橋控制信號LIN的經(jīng)過第二延時電路U4延時時間At I得到的第二延時信號120。因此，在tl至t2的時間內(nèi)第一反向信號110和第二延時信號120經(jīng)過第一或非門U2的邏輯處理后得到的是低電平的上橋驅(qū)動信號HO，也就是經(jīng)過一定延時后上橋驅(qū)動信號HO才變?yōu)楦唠娖?，即達到一種下橋MOSFET或IGBT關閉后一定時間后，上橋MOSFET或IGBT再開啟的效果，防止上下橋MOSFET或IGBT同時開啟，達到保護電路的作用。
[0057]如圖8所示，在t3時刻上橋控制信號HIN為低電平，下橋控制信號LIN為高電平，下橋控制信號LIN經(jīng)過第二反相器U5處理后得到低電平的第二反相信號140，上橋控制信號HIN經(jīng)過第一延時電路U3處理后得到第一延時信號130，第一延時信號130是下橋控制信號LIN的下降沿經(jīng)過延時時間At2后得到的在t4時刻有下降沿的信號，第二反相信號140和第一延時信號130經(jīng)過第二或非門U6的邏輯處理得到下橋MOSFET或IGBT的下橋驅(qū)動信號LO。即高電平的下橋控制信號LIN要經(jīng)過固定的延時時間At2后才能輸出高電平的下橋驅(qū)動信號LO，即達到一種上橋MOSFET或IGBT關閉后一定時間后，下橋MOSFET或IGBT再開啟的效果，防止上下橋MOSFET或IGBT同時開啟，達到保護電路的作用。
[0058]圖9示出驅(qū)動MOSFET或IGBT的的上橋控制信號HIN和下橋控制信號LIN之間存在死區(qū)時間且該死區(qū)時間大于高壓驅(qū)動電路設定的死區(qū)時間的波形圖。在tl時刻下橋控制信號LIN由高電平變?yōu)榈碗娖?，下橋?qū)動信號LO變?yōu)榈碗娖剑虼讼聵蝌?qū)動的MOSFET或IGBT關斷，經(jīng)過一定死區(qū)時間到達t2時刻，上橋控制信號HIN由低電平變?yōu)楦唠娖?，而此時低電平的下橋控制信號LIN經(jīng)過第二延時電路U4得到的信號為低電平信號，因此兩個低電平信號經(jīng)過第一或非門U2處理后得到的上橋驅(qū)動信號HO是高電平信號，上橋驅(qū)動的MOSFET或IGBT開通。在這種情況下，該邏輯處理電路不起作用，也不會存在輸出信號延時。在t3、t4時刻同理。
[0059]本發(fā)明是通過上述具體實施例進行說明的，本領域技術人員應當明白，在不脫離本發(fā)明范圍的情況下，還可以對本發(fā)明進行各種變換和等同替代。另外，針對特定情形或具體情況，可以對本發(fā)明做各種修改，而不脫離本發(fā)明的范圍。因此，本發(fā)明不局限于所公開的具體實施例，而應當包括落入本發(fā)明權利要求范圍內(nèi)的全部實施方式。
【主權項】
1.一種高壓驅(qū)動電路的防貫通電路，其特征在于，包括第一反相器、第二反相器、第一延時電路、第二延時電路、第一或非門和第二或非門； 所述第一反相器，與上橋控制信號輸入端和所述第一或非門相連，用于對所述上橋控制信號輸入端輸入的上橋控制信號進行反相處理，形成第一反相信號并輸出至所述第一或非門； 所述第一延時電路，與所述上橋控制信號輸入端和所述第二或非門相連，用于對所述上橋控制信號進行延時處理，形成第一延時信號并輸出至所述第二或非門； 所述第二反相器，與下橋控制信號輸入端和所述第二或非門相連，用于對所述下橋控制信號輸入端輸入的下橋控制信號進行反相處理，形成第二反相信號并輸出至所述第二或非門； 所述第二延時電路，與所述下橋控制信號輸入端和所述第一或非門相連，用于對所述下橋控制信號進行延時處理，形成的第二延時信號并輸出至所述第一或非門； 所述第一或非門，用于對所述第一反相信號和所述第二延時信號進行或非處理，以形成上橋驅(qū)動信號并通過上橋驅(qū)動信號輸出端輸出； 所述第二或非門，用于對所述第二反相信號和所述第一延時信號進行或非處理，以形成下橋驅(qū)動信號并通過下橋驅(qū)動信號輸出端輸出。2.根據(jù)權利要求1所述的高壓驅(qū)動電路的防貫通電路，其特征在于，所述第一延時電路和所述第二延時電路均包括延時PMOS管、延時NMOS管、延時電容、延時電阻和第三反相器； 所述延時PMOS管的柵極接延時輸入端，漏極通過所述延時電阻與所述延時NMOS管的漏極相連，源極接電源端； 所述延時NMOS管的柵極接所述延時輸入端、漏極與所述延時電阻和所述第三反相器的反相器輸入端相連，源極接地； 所述延時電路一端接地，另一端連接在所述延時電阻和所述延時NMOS管的漏極與所述第三反相器的反相器輸入端之間； 所述第三反相器的反相器輸出端為延時輸出端。3.根據(jù)權利要求2所述的高壓驅(qū)動電路的防貫通電路，其特征在于，所述延時電阻是可調(diào)電阻。4.根據(jù)權利要求1所述的高壓驅(qū)動電路的防貫通電路，其特征在于，所述第一延時電路和所述第二延時電路包括延時PMOS管、延時NMOS管、延時電容、恒流電路和第三反相器； 所述延時PMOS管的柵極接延時輸入端，漏極與所述延時NMOS管的漏極和所述第三反相器的反相器輸入端相連，源極與所述恒流電路相連； 所述延時NMOS管的柵極接延時輸入端，漏極與所述延時PMOS管的漏極和所述第三反相器的反相輸入端，源極接地； 所述延時電容一端接地，另一端連接在所述延時PMOS管和所述延時NMOS管的漏極和所述第三反相器的反相輸入端之間； 所述恒流電路連接在所述延時PMOS管與所述電源端之間； 所述第三反相器的反相器輸出端為延時輸出端。5.根據(jù)權利要求4所述的高壓驅(qū)動電路的防貫通電路，其特征在于，所述恒流電路包括第一恒流PMOS管和第二恒流PMOS管;所述第一恒流PMOS管的柵極接所述第二恒流PMOS管的的柵極和漏極，源極接電源端，漏極接延時PMOS管的源極;所述第二恒流PMOS管的柵極接所述第一恒流PMOS管的柵極和所述第二 PMOS管的漏極，源極接電源端，漏極接外部恒定電流源。6.根據(jù)權利要求2-5任一項所述的高壓驅(qū)動電路的防貫通電路，其特征在于，所述第三反相器包括反相PMOS管和反相NMOS管;所述反相PMOS管的柵極接反相器輸入端，漏極接反相器輸出端，源極接電源端;所述反相匪OS管的柵極接反相器輸入端，漏極接反相器輸出端，源極接地。7.根據(jù)權利要求1所述的高壓驅(qū)動電路的防貫通電路，其特征在于，所述第一反相器和所述第二反相器均包括反相PMOS管和反相匪OS管；所述反相PMOS管的柵極接反相器輸入端，漏極接反相器輸出端，源極接電源端;所述反相NMOS管的柵極接反相器輸入端，漏極接反相器輸出端，源極接地。8.根據(jù)權利要求1所述的高壓驅(qū)動電路的防貫通電路，其特征在于，所述第一或非門和所述第二或非門均包括第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管;所述第一 PMOS管的柵極接第一或非門輸入端，源極接電源端，漏極與所述第二 PMOS管的源極相連;所述第一 NMOS管的柵極接所述第一或非門輸入端，源極接地，漏極接或非門輸出端;所述第二 PMOS管的柵極接第二或非門輸入端，漏極接所述或非門輸出端;所述第二 NMOS管的柵極接第二或非門輸入端，源極接地，漏極接所述或非門輸出端。
【文檔編號】H03K17/567GK106027008SQ201610370246
【公開日】2016年10月12日
【申請日】2016年5月30日
【發(fā)明人】高艦艇, 高存旗, 劉杰
【申請人】深圳芯能半導體技術有限公司