構(gòu)示意圖；
[0067]圖13是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0068]圖14是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0069]圖15是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0070]圖16是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0071]圖17是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0072]圖18是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0073]圖19是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0074]圖20是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0075]圖21是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0076]圖22是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0077]圖23是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖；
[0078]圖24是本發(fā)明實(shí)施例中的又一種鎖存器的電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0079]請(qǐng)參見圖1所示，現(xiàn)有技術(shù)中的高速二分頻器可以包括鎖存器101和102，其中，鎖存器101和102互為后級(jí)單元。
[0080]高速二分頻器的輸出信號(hào)頻率是輸入信號(hào)頻率的1/2，能夠?qū)崿F(xiàn)25%或75%占空比的正交分頻信號(hào)的輸出。
[0081]圖2示出了實(shí)現(xiàn)占空比為75%的分頻信號(hào)的高速二分頻器中的鎖存器的電路結(jié)構(gòu)示意圖。請(qǐng)參見圖2所示。所述鎖存器200包括耦接于電源和地線之間的第一邏輯單元201和第二邏輯單元202。
[0082]第一邏輯單兀201具有第一控制端CLKl、第一信號(hào)輸入端D和第一信號(hào)輸出端Qn，第二邏輯單元具有第二控制端CLK2、第二信號(hào)輸入端Dn和第二信號(hào)輸出端Q。
[0083]第一邏輯單元201包括第一晶體管Ml、第三晶體管M3和第五晶體管M5。第二邏輯單元202包括第二晶體管M2、第四晶體管M4和第六晶體管M6。第一晶體管Ml和第二晶體管M2為NMOS管，第三晶體管M3、第四晶體管M4、第五晶體管M5和第六晶體管M6均為PMOS管，其中:
[0084]第一晶體管Ml和第二晶體管M2的源端分別與地線VREF_2耦接，第一晶體管Ml和第二晶體管M2的柵端分別與第一控制端CLKl和第二控制端CLK2耦接，第一晶體管Ml的漏端分別與第三晶體管M3和所述第五晶體管M5的漏端，以及第一輸出端Qn和第四晶體管M4的柵端耦接，第二晶體管M2的漏端分別與第四晶體管M4和第六晶體管M6的漏端，以及第二輸出端Q和第三晶體管M3的柵端耦接，第三晶體管M3、第四晶體管M4、第五晶體管M5和第六晶體管M6的源端與電源VREF_1耦接。
[0085]當(dāng)?shù)谝豢刂贫薈LKl和第二控制端CLK2均為高電平(VREF_3)時(shí)，第一晶體管Ml和第二晶體管M2導(dǎo)通。此時(shí),若當(dāng)向第一輸入端D輸入低電平，并向第二輸入端Dn輸入高電平時(shí)，第五晶體管M5導(dǎo)通，而第六晶體管M6截止，同時(shí)使得第三晶體管M3導(dǎo)通，第四晶體管M4截止。此時(shí)，存在著從電源VREF_1、第三晶體管M3/第五晶體管M5、第一晶體管Ml直至VREF_2之間的直流通路，鎖存器存在直流功耗。
[0086]當(dāng)?shù)谝豢刂贫薈LKl和第二控制端CLK2均為為低電平(VREF_4)時(shí)，第一晶體管Ml和第二晶體管M2截止，鎖存器的第二輸出端Q和第一輸出端Qn分別通過第五晶體管M5和第六晶體管M6充電，使得第二輸出端Q和第一輸出端Qn接近電源VREF_1的電平。
[0087]而動(dòng)態(tài)條件下當(dāng)CLK為時(shí)，對(duì)應(yīng)鎖存器也存在電源VREF_1到地線VREF_2的電流通路，增加了鎖存器的動(dòng)態(tài)功耗。
[0088]因此，現(xiàn)有技術(shù)中應(yīng)用于高速二分頻器中的鎖存器在靜態(tài)工作條件下和動(dòng)態(tài)工作條件下分別存在靜態(tài)功耗和動(dòng)態(tài)功耗，嚴(yán)重制約了高速二分頻器的應(yīng)用。
[0089]為解決現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明實(shí)施例采用的技術(shù)方案通過采用輸入前饋控制單元根據(jù)第一輸入端和第二輸入端輸入的差分信號(hào)控制耦接在電源的地線之間的電流通路的關(guān)閉，因此，可以消除鎖存器在靜態(tài)工作條件下的功耗，并同時(shí)降低動(dòng)態(tài)工作條件下的動(dòng)態(tài)功耗。
[0090]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。
[0091]圖3示出了本發(fā)明實(shí)施例一種鎖存器的結(jié)構(gòu)示意圖。如圖3所示的鎖存器300，可以包括耦接于電源VREF_1和地線VREF_2之間的第一邏輯單元301、與所述第一邏輯單元301結(jié)構(gòu)對(duì)稱的第二邏輯單元302，以及輸入前饋控制單元303，其中:
[0092]第一邏輯單兀301具有第一控制端CLK1、第一輸入端D和第一輸出端Qn ;所述第二邏輯單元302具有第二控制端CLK2、第二輸入端Dn和第二輸出端Q。
[0093]輸入前饋控制單元303，適于根據(jù)輸入所述第一輸入端D和第二輸入端的輸入信號(hào)Dn，控制所述第一邏輯單元301或者所述第二邏輯單元302中電流通路的關(guān)閉。
[0094]圖4示出了本發(fā)明實(shí)施例中的一種輸入前饋控制單元的結(jié)構(gòu)示意圖。如圖4所示的輸入前饋控制單元400，可以包括第一控制子單元401和第二控制子單元402中至少一種，其中:
[0095]所述第一控制子單元401，適于當(dāng)所述第一輸入端D和所述第二輸入端Dn輸入的信號(hào)分別為低電平和高電平時(shí)，關(guān)閉所述第一邏輯單元101中的電流通路。
[0096]所述第二控制子單元402，適于當(dāng)所述第一輸入端D和所述第二輸入端Dn輸入的信號(hào)分別為高電平和低電平時(shí)，關(guān)閉所述第二邏輯單元102中的電流通路。
[0097]圖5示出了本發(fā)明實(shí)施例中的一種鎖存器的結(jié)構(gòu)示意圖。如圖5所示的鎖存器，可以包括第一邏輯單元和第二邏輯單元以及第一控制子單元，其中，第一控制子單元可以包括第七晶體管M7。
[0098]請(qǐng)繼續(xù)參見圖2所示，圖5所示的鎖存器的結(jié)構(gòu)在圖2中所示的鎖存器的結(jié)構(gòu)的基礎(chǔ)上增加了第七晶體管M7，第七晶體管M7為NMOS管，其中:
[0099]第七晶體管M7的源端與第一晶體管Ml的漏端耦接，柵端與第一輸入端D耦接，漏端與所述第三晶體管M3和第五晶體管M5的漏端、第四晶體管M4的柵端和第一輸出端Qn耦接。
[0100]當(dāng)?shù)谝豢刂贫薈LKl和第二控制端CLK2均為高電平時(shí)，第一晶體管Ml和第二晶體管M2導(dǎo)通，在第一輸入端D和第二輸入端Dn輸入分別輸入低電平和高電平時(shí)，使得第三晶體管M3和第五晶體管M5導(dǎo)通，而第七晶體管M7截止，第四晶體管M4和第六晶體管M6截止，從而將第一邏輯單元中電源VREF_1、第三晶體管M3/第五晶體管M5、第一晶體管Ml直至VREF_2之間的直流通路關(guān)閉，因此，可以在第一控制端CLKl和第二控制端CLK2均為高電平時(shí)，消除鎖存器的靜態(tài)功耗，并大幅降低動(dòng)態(tài)功耗。
[0101]圖6示出了本發(fā)明實(shí)施例中的一種鎖存器的結(jié)構(gòu)示意圖。如圖6所示的鎖存器，可以包括第一邏輯單元和第二邏輯單元以及第一控制子單元，其中，第一控制子單元可以包括第七晶體管M7和第八晶體管M8，第七晶體管M7和第八晶體管M8均為NMOS管。
[0102]請(qǐng)繼續(xù)參見圖5所示，圖6所示的鎖存器在圖5所示的鎖存器的基礎(chǔ)上增加了第八晶體管M8,其中:
[0103]第八晶體管M8的源端與第二晶體管M2的漏端耦接，柵端與第二輸入端Dn耦接，漏端與第四晶體管M4和第六晶體管M6的漏端、第三晶體管M3的柵端和第二輸出端Q耦接。
[0104]當(dāng)?shù)谝豢刂贫薈LKl和第二控制端CLK2均為高電平時(shí)，第一晶體管Ml和第二晶體管M2導(dǎo)通，在第一輸入端D和第二輸入端Dn輸入分別輸入低電平和高電平時(shí)，使得第三晶體管M3和第五晶體管M5導(dǎo)通，而第七晶體管M7截止，第四晶體管M4和第六晶體管M6截止，第八晶體管M8導(dǎo)通，從而將第一邏輯單元中電源VREF_1、第三晶體管M3/第五晶體管M5、第一晶體管Ml直至VREF_2之間的直流通路關(guān)閉，因此，可以在第一控制端CLKl和第二控制端CLK2均為高電平時(shí)，消除鎖存器的靜態(tài)功耗，并大幅降低動(dòng)態(tài)功耗。
[0105]圖7示出了本發(fā)明實(shí)施例中的一種鎖存器的結(jié)構(gòu)示意圖。如圖7所示的鎖存器，可以包括第一邏輯單元和第二邏輯單元以及第一控制子單元，其中，第一控制子單元可以包括第七晶體管M7和第八晶體管M8，第七晶體管M7和第八晶體管M8均為NMOS管。
[0106]請(qǐng)繼續(xù)參見圖6所示，圖7所示的鎖存器的結(jié)構(gòu)在圖6中所示的鎖存器的結(jié)構(gòu)的基礎(chǔ)上將第七晶體管M7和第八晶體管M8的源端耦接在一起。
[0107]同理，當(dāng)?shù)谝豢刂贫薈LKl和第二控制端CLK2均為高電平時(shí)，第一晶體管Ml和第二晶體管M2導(dǎo)通，在第一輸入端D和第二輸入端Dn輸入分別輸入低電平和高電平時(shí)，使得第三晶體管M3和第五晶體管M5導(dǎo)通，而第七晶體管M7截止，第四晶體管M4和第六晶體管M6截止，第八晶體管M8導(dǎo)通，從而將第一邏輯單元中電源VREF_1、第三晶體管M3/第五晶體管M5、第一晶體管Ml直至VREF_2之間的直流通路關(guān)閉，因此，可以在第一控制端CLKl和第二控制端CLK2均為高電平時(shí)，消除鎖存器的靜態(tài)功耗，并大幅降低動(dòng)態(tài)功耗。
[0108]圖8示出了本發(fā)明實(shí)施例中的又一種鎖存器的結(jié)構(gòu)示意圖。如圖8所示的鎖存器，可以包括第一邏輯單元和第二邏輯單元以及第一控制子單元，其中，第一控制子單