使用注入鎖定振蕩器的時鐘及數(shù)據(jù)恢復(fù)電路及方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種時鐘及數(shù)據(jù)恢復(fù)電路及方法，特別涉及一種使用注入鎖定振蕩器的時鐘及數(shù)據(jù)恢復(fù)電路及方法。
【【背景技術(shù)】】
[0002]數(shù)字數(shù)據(jù)通訊協(xié)議通常令單一信道乘載數(shù)據(jù)流以及數(shù)據(jù)時鐘訊號。在此協(xié)議中，接收電路包含時鐘及數(shù)據(jù)恢復(fù)電路(Clock and Data Recovery Circuit，Q)R)以根據(jù)區(qū)域性的參考時鐘(Local Reference Clock)產(chǎn)生恢復(fù)時鐘，而區(qū)域性的參考時鐘具有與數(shù)據(jù)流接近的頻率。接收電路根據(jù)恢復(fù)時鐘設(shè)定經(jīng)過通道的數(shù)據(jù)流的取樣次數(shù)。接收電路亦會偵測恢復(fù)時鐘與數(shù)據(jù)流之間的相位差，并匯報其相位差至恢復(fù)電路產(chǎn)生單元。
[0003]傳統(tǒng)的接收電路使用突發(fā)模式(Burst Mode)的操作機制，例如在數(shù)十個比特間使用時間鎖定機制(Lock-1n Time)。而傳統(tǒng)的突發(fā)模式的CDR電路使用閘極電壓控制振蕩器(Gate Voltage Controlled Oscillator,GVC0)以達成瞬間鎖定頻率的功能。圖1描述了現(xiàn)有技術(shù)中，使用突發(fā)模式的CDR電路的方塊圖。然而，在傳統(tǒng)的突發(fā)模式的CDR電路中，輸入數(shù)據(jù)的絕對相位校準值在高頻區(qū)頻率振動(Frequency Jitter)可能會被放大，造成⑶R電路處理訊號時，在工作時間的邊緣區(qū)(Timing Margin)發(fā)生失真。圖2描述了注入鎖定式的CDR電路使用復(fù)雜的注入機制下的突發(fā)模式的示意圖。這兩種CDR電路均需要額外的電壓控制振蕩器，且這些額外的電壓控制振蕩器將依據(jù)相位鎖相回路(Phase Locked Loop)控制區(qū)域振蕩器(Local Oscillator)中的頻率。
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【發(fā)明內(nèi)容】
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[0004]本發(fā)明實施例提供一種時鐘及數(shù)據(jù)恢復(fù)電路及方法，可不需要額外的電壓控制振蕩器來鎖定頻率。
[0005]本發(fā)明一實施例提供一種時鐘及數(shù)據(jù)恢復(fù)電路，包含注入鎖定振蕩器、脈沖產(chǎn)生器及取樣器。注入鎖定振蕩器用于產(chǎn)生恢復(fù)時鐘訊號，包含兩級式環(huán)狀振蕩器及注入開關(guān)。注入開關(guān)耦接于兩級式環(huán)狀振蕩器。脈沖產(chǎn)生器耦接于注入鎖定振蕩器，用于根據(jù)數(shù)據(jù)輸入訊號端之輸入數(shù)據(jù)以產(chǎn)生脈沖訊號，以控制注入鎖定振蕩器。取樣器耦接于資料輸入端及注入鎖定振蕩器，用于根據(jù)恢復(fù)時鐘訊號進行數(shù)據(jù)取樣。
[0006]本發(fā)明另一實施例提供一種操作時鐘及數(shù)據(jù)恢復(fù)的方法，包含注入鎖定振蕩器產(chǎn)生恢復(fù)時鐘訊號，脈沖產(chǎn)生器根據(jù)輸入數(shù)據(jù)產(chǎn)生脈沖訊號，以控制注入鎖定振蕩器，及取樣器根據(jù)恢復(fù)時鐘訊號進行數(shù)據(jù)取樣。
[0007]本發(fā)明實施例通過上述提供的時鐘及數(shù)據(jù)恢復(fù)方法及裝置可不需要額外的電壓控制振蕩器來鎖定頻率。
【【附圖說明】】
[0008]圖1描述了現(xiàn)有技術(shù)中，使用突發(fā)模式的時鐘及數(shù)據(jù)恢復(fù)電路的方塊圖。
[0009]圖2描述了現(xiàn)有技術(shù)中，注入鎖定式的時鐘及數(shù)據(jù)恢復(fù)電路使用復(fù)雜的注入機制下的突發(fā)模式的示意圖。
[0010]圖3描述了本發(fā)明實施例的時鐘及數(shù)據(jù)恢復(fù)電路的電路架構(gòu)圖。
[0011]圖4描述了圖3的實施例的數(shù)據(jù)恢復(fù)電路中，第一級振蕩器與第二級振蕩器的電路方塊圖。
[0012]圖5描述了圖3的實施例中的脈沖產(chǎn)生器的電路方塊圖。
[0013]圖6描述了圖3的實施例中的傾斜補償區(qū)塊的電路方塊圖。
[0014]圖7描述了圖3的實施例中時鐘及數(shù)據(jù)恢復(fù)電路的注入鎖定行為的示意圖。
[0015]圖8描述了依據(jù)圖7描述的注入鎖定行為下，校正后的相位相比于相位錯誤的示意圖。
[0016]圖9描述了以全速操作的注入鎖定時鐘及數(shù)據(jù)恢復(fù)電路的時序圖。
[0017]圖10描述了脈沖偵測的輸出圖。
[0018]圖11描述了使用一半的時鐘及數(shù)據(jù)恢復(fù)的操作速率下，四級式環(huán)狀振蕩器及兩級式環(huán)狀振蕩器的波形示意圖。
[0019]圖12為圖3的實施例中的時鐘及數(shù)據(jù)恢復(fù)電路中，兩級式環(huán)狀振蕩器操作時的波形示意圖。
[0020]圖13描述了本發(fā)明另一實施例的時鐘及數(shù)據(jù)恢復(fù)電路的電路架構(gòu)圖。
[0021]圖14描述了本發(fā)明多路復(fù)用取樣保持電路的實施例的電路圖。
[0022]圖15描述了本發(fā)明多路復(fù)用取樣保持電路的另一個實施例的電路圖。
[0023]圖16描述了圖13的鎖頻回路中的回路濾波器的實施例的電路圖。
[0024]圖17描述了圖13的鎖頻回路中的回路濾波器的另一實施例的電路圖。
[0025]圖18描述了本發(fā)明另一實施例的時鐘及數(shù)據(jù)恢復(fù)電路的電路架構(gòu)圖。
[0026]圖19描述了圖3的實施例中操作時鐘及數(shù)據(jù)恢復(fù)電路的方法的流程圖。
【【具體實施方式】】
[0027]圖3描述了本發(fā)明實施例的時鐘及數(shù)據(jù)恢復(fù)電路100的電路架構(gòu)圖。時鐘及數(shù)據(jù)恢復(fù)電路100包含傾斜補償區(qū)塊101、取樣器102、脈沖產(chǎn)生器103及注入鎖定振蕩器104。注入鎖定振蕩器104用于產(chǎn)生恢復(fù)時鐘訊號。注入鎖定振蕩器104包含兩級式環(huán)狀振蕩器(104a與104b)及注入開關(guān)104c。注入開關(guān)104c耦接于兩級式環(huán)狀振蕩器，用于控制訊號注入到兩級式環(huán)狀振蕩器的強度。注入開關(guān)104c的第一端耦接于兩級式環(huán)狀振蕩器中的第一級振蕩器104a的第一輸出端CKO與兩級式環(huán)狀振蕩器中的第二級振蕩器104b的第一輸入端。注入開關(guān)104c的第二端耦接于兩級式環(huán)狀振蕩器中的第一級振蕩器104a的第二輸出端CK180與兩級式環(huán)狀振蕩器中的第二級振蕩器104b的第二輸入端。注入開關(guān)104c的控制端耦接于脈沖產(chǎn)生器103。注入開關(guān)104c具有可程序化的增益特性以控制訊號注入到注入鎖定振蕩器104的強度。通過不斷修正增益，將可搜尋出注入鎖定振蕩器104的目標操作帶寬。脈沖產(chǎn)生器103耦接于注入鎖定振蕩器104，用于根據(jù)輸入數(shù)據(jù)DIN產(chǎn)生脈沖訊號PL，以控制注入鎖定振蕩器104。傾斜補償區(qū)塊101耦接于脈沖產(chǎn)生器103，用于補償輸入數(shù)據(jù)DIN并產(chǎn)生補償數(shù)據(jù)IND。取樣器102耦接于傾斜補償區(qū)塊101及第二級振蕩器104b的第一輸出端CK270與第二輸出端CK90，用于根據(jù)恢復(fù)時鐘訊號對補償輸入數(shù)據(jù)DIN進行取樣。
[0028]圖4描述了圖3的實施例的數(shù)據(jù)恢復(fù)電路100中，第一級振蕩器104a與第二級振蕩器104b的電路方塊圖。第一級振蕩器104a與第二級振蕩器104b均包含復(fù)數(shù)個延遲單元(Delay Cells)，在此標示為延遲單元401、延遲單元402、延遲單元403及延遲單元404。為了簡化描述，這里先使用第一級振蕩器104a內(nèi)的四個延遲單元進行描述。在圖4中，延遲單元401包含輸入端及輸出端，輸入端耦接于第一級振蕩器104a的第一輸入端，輸出端耦接于第一級振蕩器104a的第一輸出端。延遲單元402包含輸入端及輸出端，輸入端耦接于延遲單元401的輸出端。延遲單元403包含輸入端及輸出端，輸入端耦接于延遲單元402的輸出端，輸出端耦接于延遲單元401的輸出端。延遲單元404包含輸入端及輸出端，輸入端親接于第一級振蕩器104a的第二輸入端，輸出端親接于第一級振蕩器104a的第二輸出端，并耦接于延遲單元403的輸入端。在本實施例中，延遲單元402的輸入端可視為第一級振蕩器104a的負向輸出端0N，延遲單元402的輸出端可視為第一級振蕩器104a的正向輸出端0P。延遲單元401的輸入端可視為第一級振蕩器104a的正向輸入端IP，延遲單元401的輸出端可視為第一級振蕩器104a的負向輸入端IN。第二級振蕩器104b內(nèi)亦具有四個延遲單元，且其四個延遲單元的耦接方式與第一級振蕩器104a內(nèi)的延遲單元401至404相同，因此不再贅述。
[0029]圖5描述了圖3的實施例中的脈沖產(chǎn)生器103的電路方塊圖。在圖5中，脈沖產(chǎn)生器103會根據(jù)輸入數(shù)據(jù)DIN的上升沿(Rising Edge)及/或下降沿(Falling Edge)特性，產(chǎn)生一個脈沖訊號PL。脈沖產(chǎn)生器103包含延遲單元502及異或門501。異或門501具有兩個輸入端及一個輸出端。輸入數(shù)據(jù)DIN會被輸入至延遲單元502以及異或門501的一個輸入端中。延遲單元502的輸出端會將數(shù)據(jù)輸入至異或門501的另一個輸入端中。脈沖訊號PL隨后將會在異或門501的輸出端被產(chǎn)生出來。
[0030]圖6描述了圖3的實施例中的傾斜補償區(qū)塊101的電