C_3編碼模塊，作為C2C_3編碼模塊的CRC初值進(jìn) 行下一級(jí)的編碼運(yùn)算。
[0074] C2C_3編碼模塊，編碼方式同C2C_0編碼模塊，輸入來(lái)自Xor_3模塊，將數(shù)據(jù)按規(guī)則 進(jìn)行編碼，得到的結(jié)果輸出至X〇r_4模塊。
[0075] 將c_3 [31:0]作為前一級(jí)的CRC值進(jìn)行預(yù)處理運(yùn)算。
[0076] Xor_4模塊，其輸入分別來(lái)自C2C_3編碼模塊和D2C_4編碼模塊，得到結(jié)果 c_4[31:0]，c_4[31:0]為并行128位數(shù)據(jù)的CRC校驗(yàn)值，輸出至CRC選擇模塊和next_crc 選擇模塊。
[0077] 如圖1所示，乂(^_4模塊所得到結(jié)果為(3_4[31:0]，(：_3[31 :0]作為對(duì)(^&[127:0] 進(jìn)行校驗(yàn)的結(jié)果。
[0078] CRC選擇模塊，輸入分別來(lái)自CRC寄存器、Xor_l模塊的c_l [31:0]、Xor_2模塊的 c_2 [31:0]、Xor_3模塊的c_3 [31:0]、be接口信號(hào)高兩位（be [3:2])，根據(jù)be接口信號(hào)的高 兩位進(jìn)行選擇。輸出32位數(shù)據(jù)至CRC_8模塊。be信號(hào)為字節(jié)有效信號(hào)，CRC選擇模塊的選 擇規(guī)則為：be [3:2]為0x00時(shí)，輸出CRC寄存器的值，be [3:2]為0x01時(shí)，輸出c_l [31:0]， be[3:2]為 0x10 時(shí)，輸出 c_2[31:0]，be[3:2]為 Oxll 時(shí)，輸出 c_3[31:0]。
[0079] 如圖1所示，輸入分別為：CRC寄存器中的數(shù)值、c_l [31:0]、c_2 [31:0]、 c_3[31:0]。根據(jù)be信號(hào)選擇輸出相應(yīng)結(jié)果。
[0080] 數(shù)據(jù)選擇模塊，輸入分別來(lái)自4組數(shù)據(jù)輸入Dl(data[127:96])、 D2(data[95:64])、D3(data[63:32])、D4(data[31:0])和 be 接口信號(hào)高兩位（be[3:2])，根 據(jù)be接口信號(hào)的高兩位進(jìn)行選擇，輸出32位數(shù)據(jù)至CRC_8模塊。數(shù)據(jù)選擇模塊的選擇規(guī) 則為：be [3:2]為 0x00 時(shí)，輸出 Dl，be [3:2]為 0x01 時(shí)，輸出 D2, be [3:2]為 0x10 時(shí)，輸出 D3, be[3:2]為 Oxll 時(shí)，輸出 D4。
[0081 ] 整數(shù)字節(jié)編碼模塊，其輸入來(lái)自CRC選擇模塊和數(shù)據(jù)選擇模塊，將crc選擇模塊的 值作為初始crc值，將數(shù)據(jù)選擇模塊輸出的32位值，取其高24位，并分為3組，按規(guī)則進(jìn)行 編碼，得到三個(gè)CRC編碼結(jié)果，并輸出至neXt_crc選擇模塊。按照其編碼方式進(jìn)行二進(jìn)制 異或運(yùn)算。
[0082] 整數(shù)字節(jié)編碼模塊，采用并行8位數(shù)據(jù)的編碼規(guī)則進(jìn)行編碼，將并行8位數(shù)據(jù)編碼 電路進(jìn)行三級(jí)級(jí)聯(lián)，32位數(shù)據(jù)輸入中的高24位分為3組8位并行數(shù)據(jù)依次作為級(jí)聯(lián)電路中 的三級(jí)數(shù)據(jù)輸入。級(jí)聯(lián)電路所得到的三級(jí)CRC編碼結(jié)果分別如圖1所表示的cs_l，cs_2， cs_3, cs_l為整數(shù)字節(jié)編碼模塊中高8位數(shù)據(jù)的校驗(yàn)結(jié)果，cs_2為整數(shù)字節(jié)編碼模塊中高 16位數(shù)據(jù)的校驗(yàn)結(jié)果，cs_3為整數(shù)字節(jié)編碼模塊中高24位數(shù)據(jù)的校驗(yàn)結(jié)果。
[0083] next_crc選擇模塊，其輸入來(lái)自整數(shù)字節(jié)編碼模塊、Xor_l模塊、Xor_2模塊、 Xor_3模塊、Xor_4模塊、be接口信號(hào)。根據(jù)be信號(hào)選擇下一級(jí)的crc編碼結(jié)果，be信號(hào) 跟數(shù)據(jù)輸入的位寬有關(guān)，選擇得到的結(jié)果即當(dāng)前并行輸入數(shù)據(jù)所校驗(yàn)的結(jié)果。其結(jié)果輸出 至crc寄存器。如圖1所示，整數(shù)字節(jié)編碼模塊的結(jié)果為cs_l，cs_2, cs_3、X〇r_l模塊輸出 為c_l、Xor_2模塊輸出為c_2、Xor_3模塊輸出為c_3、Xor_4模塊輸出為c_4。next_crc 選擇模塊的選擇規(guī)則為：判斷be[l:0]是否為2'bll，如果是則判斷be[3:2]，be[3:2]為 2' b00,輸出 c_l ;be[3:2]為 2' bOl，輸出 c_2 ;be[3:2]為 2' blO,輸出結(jié)果 c_3 ;be[3:2] 為2'1311，輸出結(jié)果(3_4;如果&6[1:0]不為2'1311，則判斷&6[1 :0]，&6[1:0]為2'1300，輸 出 cs_l ;be[l:0]為 2' bOl，輸出 cs_2 ;be[l:0]為 2' blO,輸出 cs_3 ;
[0084] 當(dāng)be[l:0]為0x11時(shí)，說(shuō)明數(shù)據(jù)輸入為字的倍數(shù)，然后根據(jù)be[3:2]進(jìn)行選擇輸 出結(jié)果，next_crc選擇模塊選擇的結(jié)果作為最終的CRC校驗(yàn)結(jié)果，由時(shí)鐘觸發(fā)寄存至CRC寄 存器中。
[0085] 反相器，將來(lái)自CRC寄存器中的CRC值按位取反，最終得到所需求的crc編碼。
[0086] 比較器，將來(lái)自CRC寄存器中的CRC值與魔數(shù)（magic number,在CRC-32的校驗(yàn)結(jié) 果中為定值，在本發(fā)明中其值為32'hc704dd7b)相比，將結(jié)果輸出至CRCjnatch接口信號(hào)， 信號(hào)為1則說(shuō)明校驗(yàn)成功，為〇則說(shuō)明校驗(yàn)失敗。
[0087] 圖2和圖3為本發(fā)明編碼校驗(yàn)電路的功能時(shí)序圖，圖2數(shù)據(jù)輸入分為兩個(gè)時(shí)鐘周 期，第一個(gè)時(shí)鐘周期為并行128位，第二個(gè)時(shí)鐘周期為并行80位；圖3數(shù)據(jù)輸入基于圖2的 校驗(yàn)結(jié)果，將CRC校驗(yàn)結(jié)果附加到圖2中輸入數(shù)據(jù)后面，其輸入分為兩個(gè)時(shí)鐘周期，第一個(gè) 時(shí)鐘周期為并行128位，第二個(gè)時(shí)鐘周期為并行112位；是對(duì)本發(fā)明有益效果的進(jìn)一步說(shuō) 明。圖4為基于synopsys公司的8位并行數(shù)據(jù)校驗(yàn)電路的功能時(shí)序圖，其輸入與圖2的輸 入相同，分為26個(gè)時(shí)鐘周期，每個(gè)時(shí)鐘并行輸入8位，結(jié)合圖2和圖4可知，本發(fā)明所公開(kāi) 電路的編碼結(jié)果正確。
【主權(quán)項(xiàng)】
1. 一種面向128位并行輸入的CRC-32校驗(yàn)電路，其特征在于，包括整數(shù)字節(jié)編碼模塊， 反相器，比較器，分別以字節(jié)有效信號(hào)be為數(shù)據(jù)選擇輸出信號(hào)的CRC選擇模塊，NEXT_CRC選 擇模塊，CRC寄存器和數(shù)據(jù)選擇模塊；以及用于對(duì)8*N位并行數(shù)據(jù)從高位到低位均分為四組 后的輸入數(shù)據(jù)對(duì)應(yīng)進(jìn)行預(yù)處理編碼的四個(gè)D2C編碼模塊，其中，N= 1，2……16 ;用于對(duì)CRC 寄存器中的CRC值進(jìn)行四級(jí)編碼的四級(jí)C2C編碼模塊；用于將四組預(yù)處理結(jié)果和各級(jí)編碼 結(jié)果對(duì)應(yīng)進(jìn)行異或運(yùn)算的四級(jí)Xor模塊； CRC選擇模塊用于對(duì)CRC寄存器中的CRC值和前三級(jí)Xor模塊的輸出進(jìn)行選擇輸出，作 為整數(shù)字節(jié)編碼模塊的初始CRC值； 數(shù)據(jù)選擇模塊用于對(duì)四組輸入數(shù)據(jù)進(jìn)行選擇輸出32位并行數(shù)據(jù)，作為整數(shù)字節(jié)編碼 模塊的輸入值； 整數(shù)字節(jié)編碼模塊用于將初始CRC值對(duì)輸入值進(jìn)行校驗(yàn)，然后輸出三個(gè)分別關(guān)于高8 位、高16位和高24位的CRC校驗(yàn)結(jié)果； NEXT_CRC選擇模塊采用多路選擇器，輸入端分別連接整數(shù)字節(jié)編碼模塊的三路校驗(yàn)結(jié) 果和四級(jí)Xor模塊的異或運(yùn)算結(jié)果，輸出端輸出選擇后得到的CRC校驗(yàn)結(jié)果，并連接至CRC 寄存器的輸入端； 反相器用于將CRC寄存器中的CRC值按位取反輸出所需的CRC編碼； 比較器用于將CRC寄存器中的CRC值與魔數(shù)相比，并將校驗(yàn)成功或失敗的結(jié)果輸出。2. 根據(jù)權(quán)利要求1所述的一種面向128位并行輸入的CRC-32校驗(yàn)電路，其特征在于， 四個(gè)D2C編碼模塊包括D2C_1編碼模塊，D2C_2編碼模塊，D2C_3編碼模塊和D2C_4編 碼模塊； 四級(jí)C2C編碼模塊包括C2C_0編碼模塊，C2C_1編碼模塊，C2C_2編碼模塊和C2C_3編 碼模塊； 四級(jí)Xor模塊包括Xor_l模塊，Xor_2模塊，Xor_3模塊和Xor_4模塊； 四個(gè)D2C編碼模塊的輸出端和四級(jí)C2C編碼模塊的輸出端分別連接四級(jí)Xor模塊的輸 入端；Xor_l模塊的輸出端連接C2C_1編碼模塊的輸入端，Xor_2模塊的輸出端連接C2C_2 編碼模塊的輸入端，Xor_3模塊的輸出端連接C2C_3編碼模塊的輸入端。3. 根據(jù)權(quán)利要求1所述的一種面向128位并行輸入的CRC-32校驗(yàn)電路，其特征在于， CRC寄存器連接有CRC時(shí)鐘信號(hào)elk和CRC復(fù)位信號(hào)rst。4. 根據(jù)權(quán)利要求1所述的一種面向128位并行輸入的CRC-32校驗(yàn)電路，其特征在于， 當(dāng)N< 16時(shí)，將并行數(shù)據(jù)低位補(bǔ)0達(dá)到128位后均分為4組數(shù)據(jù)再分別進(jìn)行預(yù)處理。5. 根據(jù)權(quán)利要求1所述的一種面向128位并行輸入的CRC-32校驗(yàn)電路，其特征在于， C2C編碼模塊，將輸入的32位并行數(shù)據(jù)按以下編碼方式進(jìn)行編碼，其中，+表示二進(jìn)制異或 運(yùn)算；6.根據(jù)權(quán)利要求1所述的一種面向128位并行輸入的CRC-32校驗(yàn)電路，其特征在于，D2C編碼模塊將輸入的32位并行數(shù)據(jù)按以下編碼方式進(jìn)行編碼，其中，+表示二進(jìn)制異或運(yùn) 算；7.根據(jù)權(quán)利要求1所述的一種面向128位并行輸入的CRC-32校驗(yàn)電路，其特征在于， 整數(shù)字節(jié)編碼模塊將輸入初始CRC值對(duì)輸入值按以下編碼方式進(jìn)行編碼，其中，+表示二進(jìn) 制異或運(yùn)算；
【專利摘要】本發(fā)明提供的一種面向128位并行輸入的CRC-32校驗(yàn)電路，通過(guò)基于預(yù)處理矩陣的硬件電路對(duì)4組32位并行數(shù)據(jù)分別進(jìn)行編碼，對(duì)CRC寄存器中的CRC值進(jìn)行多級(jí)編碼操作。將得到的各級(jí)編碼結(jié)果分別與4組并行數(shù)據(jù)的預(yù)處理結(jié)果進(jìn)行異或運(yùn)算，在整數(shù)字節(jié)編碼模塊中對(duì)數(shù)據(jù)和各級(jí)CRC值編碼結(jié)果進(jìn)行進(jìn)一步編碼運(yùn)算得到非整字的編碼結(jié)果，最終通過(guò)next_crc選擇模塊選擇出最終的編碼結(jié)果，通過(guò)反相器得到CRC值，通過(guò)比較器得到校驗(yàn)結(jié)果。在不增加硬件成本、不降低整體系統(tǒng)性能的基礎(chǔ)上，提供了高效率的CRC編解碼電路，大大提高了實(shí)時(shí)處理數(shù)據(jù)的速度和數(shù)據(jù)傳輸效率，能夠?qū)崿F(xiàn)對(duì)128位以內(nèi)的8*N位并行數(shù)據(jù)的CRC編碼校驗(yàn)。
【IPC分類】H03M13/09
【公開(kāi)號(hào)】CN105049057
【申請(qǐng)?zhí)枴緾N201510504485
【發(fā)明人】趙坤鵬, 陳慶宇, 吳龍勝, 馬徐瀚
【申請(qǐng)人】中國(guó)航天科技集團(tuán)公司第九研究院第七七一研究所
【公開(kāi)日】2015年11月11日
【申請(qǐng)日】2015年8月17日