2’的柵極親合到Neg_curr_b。具體而言，當(dāng)檢測(cè)到負(fù)電流時(shí)，S2’被導(dǎo)通以提供供電流從節(jié)點(diǎn)SW流向經(jīng)推升電壓VDD_Amp的路徑。這防止SW處的電壓變得非常高，這可能會(huì)潛在地引起D2.1或NI擊穿并破壞這些器件。
[0046]注意在替換示例性實(shí)施例中，SI’和S2’的柵極無(wú)需由所示信號(hào)來(lái)控制；確切而言，S2’可以在ET操作期間始終被啟用。例如，S2’可以在ET系統(tǒng)700A處于例如包絡(luò)跟蹤(ET)模式時(shí)始終被啟用，而SI’可以在ET系統(tǒng)700A處于平均功率跟蹤(APT)模式時(shí)始終被啟用。在其他替換示例性實(shí)施例中，S2’可以只在升壓呈活躍的時(shí)候(例如，當(dāng)潛在可能發(fā)生負(fù)電流事件時(shí))基于負(fù)電流檢測(cè)來(lái)被啟用。
[0047]圖8解說(shuō)了根據(jù)本公開(kāi)的原理的ET系統(tǒng)的示例性實(shí)施例800。注意，圖8僅僅是出于解說(shuō)目的而示出的，且不旨在將本公開(kāi)的范圍限于例如負(fù)電流流動(dòng)檢測(cè)塊或用于實(shí)現(xiàn)邏輯條件的塊的任何特定實(shí)施例。進(jìn)一步，注意，圖7和8中的類似標(biāo)記的元素可對(duì)應(yīng)于具有類似功能性的元素(除非另外指明)，并且為了簡(jiǎn)明起見(jiàn)可以在下文中省略對(duì)這些元素的描述。
[0048]在圖8中，經(jīng)修改的開(kāi)關(guān)功率級(jí)的示例性實(shí)施例820包括諸如參照?qǐng)D6描述的基于電壓比較器的負(fù)電流流動(dòng)檢測(cè)塊610。具體而言，比較器610在此也被表示為“第一比較
PLP，，
益ο
[0049]信號(hào)電壓Neg_curr耦合到實(shí)現(xiàn)參照?qǐng)D4和5描述的邏輯條件420a的增強(qiáng)版本的邏輯條件塊420a.1。具體而言，塊420a.1包括SR鎖存器830。SR鎖存器830包括耦合到AND (與)門(mén)840 (該AND門(mén)840以Neg_curr和信號(hào)825a作為輸入)的輸出的S輸入以及親合到反相器845 (該反相器845親合至作為輸入的信號(hào)825a)的輸出的R輸入。信號(hào)825a是指示條件VampXVbatt是否為真(即，Vamp是否大于Vbatt)的邏輯信號(hào)。在所示示例性實(shí)施例中，825a由被配置成將其正(+)端子處的Vamp與其負(fù)(-)端子處的Vbatt進(jìn)行比較的比較器825 (在此也被表示為“第二比較器”)生成。
[0050]按照上述電路系統(tǒng)的操作，為了防止誤脫扣，第二比較器825被配置成確定Vamp是否大于Vbatt。按照SR鎖存器830的功能性，當(dāng)且僅當(dāng)Vamp>Vbatt且電感器電流IL為負(fù)時(shí)，Pl才將被禁用。在示例性實(shí)施例中，一旦Vamp〈Vbatt (而不管電感器電流方向如何)，就可重新啟用Pl。
[0051]具體而言，當(dāng)對(duì)SR鎖存器830的R輸入為零時(shí)，Q輸出將在S輸入轉(zhuǎn)變?yōu)楦咧H被鎖存為高。只要Neg_curr為高且Vamp>Vbatt，S輸入就為高。當(dāng)SR鎖存器830的Q輸出為高時(shí)，則OR(或)門(mén)850的輸出為高。當(dāng)SR鎖存器830的Q輸出為低時(shí)，則OR門(mén)850的輸出為PCTRL。
[0052]給定上述元素，將領(lǐng)會(huì)，如果對(duì)OR門(mén)850的任一輸入為高，則Pl被禁用。當(dāng)且僅當(dāng)對(duì)OR門(mén)850的兩個(gè)輸入都為低時(shí)，Pl才將被啟用。如果Vamp〈Vbatt，則比較器825a為低，并由此鎖存器830將被重置。鎖存器830的重置意味著830的Q輸出將為低，由此在PCTRL為低的情況下啟用P1。
[0053]在一替換示例性實(shí)施例(未示出)中，激勵(lì)Pl的邏輯條件可將高側(cè)開(kāi)關(guān)Pl配置成一旦輸出電壓波形中的尖峰(其引發(fā)逆電流流動(dòng))已經(jīng)過(guò)去就被重新啟用。具體而言，本文公開(kāi)的技術(shù)有利地允許包絡(luò)跟蹤放大器140跟蹤慢波形(諸如IRB LTE (I資源塊長(zhǎng)期演進(jìn))波形)，并且滿足低電池配置中的RF要求，而不必超裕度設(shè)計(jì)升壓放大器的規(guī)范。
[0054]注意，雖然描述了示出鎖存器830和用于生成信號(hào)825a的比較器825的示例性實(shí)施例800，但將會(huì)領(lǐng)會(huì)，這些元件在替換示例性實(shí)施例中不一定要出現(xiàn)。例如，一示例性實(shí)施例可省略鎖存器830 (及相關(guān)聯(lián)的元件)和比較器825，且僅僅依賴于電壓比較器610來(lái)生成Neg_curr，其在Neg_curr為高的情況下禁用P1。這樣的示例性實(shí)施例被構(gòu)想為是落在本公開(kāi)的范圍之內(nèi)的。
[0055]圖9解說(shuō)根據(jù)本公開(kāi)的一方法900的示例性實(shí)施例。注意，方法900僅是為解說(shuō)目的而示出的，而不意圖將本公開(kāi)的范圍限定于所示的任何特定方法。
[0056]在圖9中，在框910，使用高側(cè)開(kāi)關(guān)來(lái)將跟蹤供電電壓選擇性地耦合到電感器，其中該電感器進(jìn)一步耦合到跟蹤供電電壓。
[0057]在框920，使用低側(cè)開(kāi)關(guān)來(lái)將該電感器選擇性地耦合到接地。
[0058]在框930，檢測(cè)是否存在從跟蹤供電電壓經(jīng)過(guò)高側(cè)開(kāi)關(guān)至電池供電電壓的負(fù)電流流動(dòng)。
[0059]在框940，響應(yīng)于包括檢測(cè)到負(fù)電流流動(dòng)在內(nèi)的至少一個(gè)條件，使用高側(cè)開(kāi)關(guān)來(lái)將電池供電電壓從該電感器解耦。
[0060]在本公開(kāi)的另一方面，將領(lǐng)會(huì)，最初在電感器電流改變方向(例如，變?yōu)樨?fù))之際，關(guān)斷開(kāi)關(guān)Pl將不會(huì)突然停止電感器電流，因?yàn)殡姼衅麟娏饕ㄙM(fèi)時(shí)間來(lái)回向零地斜變。僅當(dāng)SW處的電壓大于Vamp時(shí)，電感器電流才將從負(fù)值起增大。負(fù)電感器電流將對(duì)SW上的寄生電容進(jìn)行充電，從而導(dǎo)致該節(jié)點(diǎn)電壓上升。如果SW(例如，Pl的漏極)處的電壓變得比Vbatt (其原本被用來(lái)激勵(lì)Pl的柵極以使Pl截止)高閾值電壓(Vt)以上，則Pl將開(kāi)始導(dǎo)通并傳導(dǎo)逆電流。在這種情形中，Pl的“漏極”在本文中也被描述為“反向傳導(dǎo)”的狀況下不合乎需要地變成Pl的“源極”。
[0061]在示例性實(shí)施例中，這樣的反向傳導(dǎo)能通過(guò)在Pl預(yù)期被截止時(shí)使用VDD_Amp (而不是Vbatt)來(lái)激勵(lì)Pl的柵極(例如，經(jīng)由PCTRL)來(lái)被消除。在這種情形中，VSW將必須升至高于VDD_Amp的Vt之上才能使得電流流經(jīng)Pl (當(dāng)它“截止”時(shí))。將領(lǐng)會(huì)，通過(guò)使用VDD_Amp來(lái)激勵(lì)Pl的柵極確保了 Pl在上述場(chǎng)景期間保持截止。
[0062]在示例性實(shí)施例中，用于激勵(lì)Pl的柵極的控制電壓PCTRL被配置成如VDD_Amp (即，升壓轉(zhuǎn)換器110的輸出電壓)那樣高，以使Pl截止。具體而言，如果Pl的柵極被束縛到VDD_SW且VSW升至比VDD_SW高閾值電壓(Vt)JljPMOS Pl將傳導(dǎo)。因此，為了防止Pl傳導(dǎo)，Pl的柵極可被上拉至VDD_Amp。
[0063]在本說(shuō)明書(shū)中并且在權(quán)利要求書(shū)中，將理解，當(dāng)一元件被稱為“連接至”或“耦合至”另一元件時(shí)，該元件可以直接連接或親合至該另一元件或者可存在居間元件。相反，當(dāng)一元件被稱為“直接連接至”或“直接耦合至”另一元件時(shí)，不存在居間元件。此外，當(dāng)一元件被稱為“電耦合”到另一元件時(shí)，其指示在此類元件之間存在低電阻路徑，而當(dāng)一元件被稱為僅是“耦合”至另一元件時(shí)，在此類元件之間可能有也可能沒(méi)有低電阻路徑。
[0064]本領(lǐng)域技術(shù)人員應(yīng)理解，信息和信號(hào)可使用各種不同技術(shù)和技藝中的任何一種來(lái)表示。例如，貫穿上面描述始終可能被述及的數(shù)據(jù)、指令、命令、信息、信號(hào)、位(比特)、碼元、和碼片可由電壓、電流、電磁波、磁場(chǎng)或磁粒子、光場(chǎng)或光粒子、或其任何組合來(lái)表示。
[0065]本領(lǐng)域技術(shù)人員將可進(jìn)一步領(lǐng)會(huì)，結(jié)合本文中公開(kāi)的示例性方面描述的各種解說(shuō)性邏輯塊、模塊、電路、和算法步驟可被實(shí)現(xiàn)為電子硬件、計(jì)算機(jī)軟件、或兩者的組合。為清楚地解說(shuō)硬件與軟件的這一可互換性，各種解說(shuō)性組件、塊、模塊、電路、和步驟在上面是以其功能性的形式作一般化描述的。此類功能性是被實(shí)現(xiàn)為硬件還是軟件取決于具體應(yīng)用和施加于整體系統(tǒng)的設(shè)計(jì)約束。技術(shù)人員可針對(duì)每種特定應(yīng)用以不同方式來(lái)實(shí)現(xiàn)所描述的功能性，但此類實(shí)現(xiàn)決策不應(yīng)被解讀為致使脫離本發(fā)明的示例性方面的范圍。
[0066]結(jié)合本文中公開(kāi)的示例性方面描述的各種解說(shuō)性邏輯塊、模塊、以及電路可用設(shè)計(jì)成執(zhí)行本文中描述的功能的通用處理器、數(shù)字信號(hào)處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)或其他可編程邏輯器件、分立的門(mén)或晶體管邏輯、分立的硬件組件、或其任何組合來(lái)