一種超大面陣cmos相機多路高速信號的同步時鐘系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及一種信號同步時鐘系統(tǒng)，尤其適用于航天遙感衛(wèi)星大面陣CMOS圖像 傳感器相機系統(tǒng)的圖像數(shù)據(jù)傳輸。
【背景技術(shù)】
[0002] 隨著遙感用戶對高分辨率連續(xù)偵察監(jiān)視需求的日趨增強，大面陣CMOS傳感器在 高軌遙感衛(wèi)星中的應(yīng)用優(yōu)勢已經(jīng)逐漸凸顯。由于大面陣CMOS傳感器可同時輸出多路高速 圖像信號，因此給數(shù)據(jù)傳輸提出了更高的要求。多路高速信號的同時傳輸需要采用多片高 速數(shù)傳巧片，但過多的巧片數(shù)量將使得巧片布局無法緊湊，從而不可避免的出現(xiàn)遠(yuǎn)距離傳 輸問題，該會使得普通的由FPGA傳輸過來的時鐘占空比發(fā)生變化，而時鐘線穿過板內(nèi)多個 器件還會引起抖動增大。
[0003] 同時，隨著遙感衛(wèi)星有效載荷技術(shù)的不斷發(fā)展，W及遙感衛(wèi)星所面臨的越來越復(fù) 雜的功能，提高星上圖像采集數(shù)據(jù)量和數(shù)據(jù)傳輸速率的要求也已經(jīng)成為一個趨勢。很多高 速數(shù)傳巧片對數(shù)據(jù)同步時鐘的占空比、時鐘抖動等各項指標(biāo)的要求都很高。而太空環(huán)境又 會對大于等于lOOMHz的時鐘質(zhì)量造成一定的惡化。太空中的溫度變化、福射和劇烈震動都 有可能會讓時鐘的占空比失真、抖動增大。面對如此多的限制因素和環(huán)境制約，提高時鐘穩(wěn) 定度顯得越來越重要。
[0004] 傳統(tǒng)的地面設(shè)備時鐘產(chǎn)生只是由FPGA將晶振輸入的工作時鐘經(jīng)過內(nèi)部的DCM后 分配輸出，更精確穩(wěn)定的時鐘可W采用DCM+P化功能的IP核來產(chǎn)生。然而由于航天產(chǎn)品對 抗福射、耐高低溫等指標(biāo)的嚴(yán)格要求，傳統(tǒng)使用的FPGA產(chǎn)品等級無法適用于航天產(chǎn)品，而 目前可用的FPGA產(chǎn)品又不具備化L功能。因此需要設(shè)計一種符合宇航標(biāo)準(zhǔn)的時鐘系統(tǒng)來 解決該一問題。
[0005] 專利CN203563034U提出了一種可減小過沖和抖動的時鐘占空比校正電路，該發(fā) 明使用的是DCC延遲鏈，其電路設(shè)計不適用于本發(fā)明應(yīng)用的領(lǐng)域。專利CN102882623A提出 了一種基于FPGA的可配置的時鐘頻率合成裝置，該種裝置可W產(chǎn)生各種頻率的時鐘信號， 但由于產(chǎn)生的時鐘信號都是同源的，其信號的占空比和抖動都主要取決于晶振提供給FPGA 的時鐘質(zhì)量，因此并不能減小抖動，也無法控制占空比。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明解決的技術(shù)問題是；克服現(xiàn)有技術(shù)的不足，提供了一種超大面陣CMOS相機 多路高速信號的同步時鐘系統(tǒng)，可W為航天多路高速遙感圖像信號的同時傳輸提供高穩(wěn)定 度的同步時鐘。
[0007] 本發(fā)明的技術(shù)解決方案是；一種超大面陣CMOS相機多路高速信號的同步時鐘系 統(tǒng)，包括工作晶振、參考晶振、T個壓控晶振、可編程邏輯器件FPGA、T個帶鎖相環(huán)功能的時 鐘管理巧片、T個環(huán)路濾波器，T為正整數(shù)，其中：
[000引工作晶振；為可編程邏輯器件FPGA提供工作時鐘；
[0009] 可編程邏輯器件FPGA;w工作晶振的工作時鐘為基準(zhǔn)，從CMOS圖像傳感器接收 T*R路圖像數(shù)據(jù)，R為正整數(shù)，同時產(chǎn)生T個分頻控制量Pt并分別送至T個時鐘管理巧片， 每一個分頻控制量Pt對應(yīng)一個時鐘管理巧片；從T個時鐘管理巧片獲取T路數(shù)據(jù)同步時 鐘，利用每一路數(shù)據(jù)同步時鐘將接收到圖像數(shù)據(jù)中的R路輸出給外部的與該路數(shù)據(jù)同步時 鐘對應(yīng)的R個數(shù)傳巧片，每一路圖像數(shù)據(jù)對應(yīng)一個數(shù)傳巧片；
[0010] 時鐘管理巧片：共有T個，每一個時鐘管理巧片與一個參考晶振、壓控晶振構(gòu)、環(huán) 路濾波器構(gòu)成一個鎖相環(huán)；對于每一個鎖相環(huán)，根據(jù)輸入的分頻控制量Pt，對壓控晶振的輸 出頻率進行Pt分頻，產(chǎn)生R+1路數(shù)據(jù)同步時鐘，其中R路數(shù)據(jù)同步時鐘分別送至與該時鐘 管理巧片對應(yīng)的外部R個數(shù)傳巧片，剩余的一路數(shù)據(jù)同步時鐘送至可編程邏輯器件FPGA;
[0011] 參考晶振：為T個時鐘管理巧片產(chǎn)生同源的參考時鐘；
[0012] 壓控晶振；共有T個，根據(jù)對應(yīng)的時鐘管理巧片輸出的電荷累信號產(chǎn)生相應(yīng)相位 的時鐘信號，并反饋至?xí)r鐘管理巧片；
[0013] 環(huán)路濾波器；共有T個，濾除所述電荷累信號的高頻部分，濾波之后的電壓信號控 制壓控晶振的振蕩頻率。
[0014] 所述的R> 2,并且T> 2。所述的R+1路數(shù)據(jù)同步時鐘的頻率不小于100M。所述 的環(huán)路濾波器為=階的無源低通濾波器。
[0015] 本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點在于：
[0016] (1)本發(fā)明利用時鐘管理巧片與參考晶振、壓控晶振和環(huán)路濾波器組成一個鎖相 環(huán)，通過FPGA的控制可W給系統(tǒng)提供相位穩(wěn)定的高速時鐘；
[0017] (2)本發(fā)明中時鐘系統(tǒng)可W拓展為同時使用T個時鐘管理巧片、壓控晶振和環(huán)路 濾波器，采用一個參考晶振輸出同源參考頻率，該樣可W輸出T*R路相位一致的同步時鐘， 解決多路信號的時鐘同步問題；
[0018] (3)本發(fā)明中采用時鐘管理巧片為FPGA提供工作時鐘代替由外部晶振直接提供 給工作時鐘，用對應(yīng)的時鐘處理相應(yīng)的圖像數(shù)據(jù)，可W保證FPGA的輸出時鐘和數(shù)據(jù)相位的 完全同步；
[0019] (4)本發(fā)明中采用時鐘管理巧片可W靈活調(diào)整時鐘與數(shù)傳巧片的位置關(guān)系，減小 傳輸距離，同時由于時鐘管理巧片驅(qū)動能力大，因此不易發(fā)生占空比變化。該樣解決了多路 高速信號同時傳輸所面臨的由于巧片數(shù)量增多而帶來的一系列電路板設(shè)計布局布線的問 題，從而避免了遠(yuǎn)距離傳輸使得普通的由FPGA傳輸過來的時鐘占空比發(fā)生變化，時鐘線穿 過板內(nèi)多個器件引起抖動增大的問題；
[0020] (5)本發(fā)明中的環(huán)路濾波器采用S階的無源環(huán)路濾波器，相比二階濾波器可W較 好的降低基準(zhǔn)頻率饋通帶來的紋波；相比有源濾波器可W簡化設(shè)計和成本，并且避免有源 結(jié)構(gòu)中的有源器件部分帶來額外的環(huán)路的噪聲，從而控制壓控晶振可W產(chǎn)生穩(wěn)定的反饋參 考時鐘，提高整個同步時鐘系統(tǒng)產(chǎn)生高速時鐘信號的穩(wěn)定度。
【附圖說明】
[0021] 圖1為本發(fā)明系統(tǒng)的組成原理圖；
[0022] 圖2為時鐘管理巧片的內(nèi)部結(jié)構(gòu)圖；
[0023] 圖3為S階環(huán)路濾波器的電路圖；
[0024] 圖4為本發(fā)明系統(tǒng)的一種具體應(yīng)用