用于降低動態(tài)功率的時鐘門控電路的制作方法
【技術領域】
[0001] 本發(fā)明實施例一般設及電子電路，并且具體而言設及時鐘口控電路。
[0002] 相關巧術背景
[0003] 動態(tài)功耗始終是集成電路（1C)器件要考慮的問題，尤其是在同步1C器件中所使 用的時鐘頻率不斷提高的情況下。實際上，對于某些1C器件而言，總動態(tài)功耗的一半W上 可W歸因于時鐘分配網絡。一種用W減小時鐘分配網絡的動態(tài)功耗的技術是采用選擇性地 口控1C器件上的數(shù)個時鐘信號的時鐘口控電路（CGC)。更具體而言，時鐘口控電路可W通 過選擇性地修剪1C器件的時鐘樹，藉此禁用該時鐘樹的若干部分W使得與該些被禁用的 部分相關聯(lián)的電路元件（諸如鎖存器和/或觸發(fā)器）不在邏輯高與邏輯低狀態(tài)之間切換的 方式來減小功耗。由此，防止此類鎖存器和/或觸發(fā)器在邏輯狀態(tài)之間翻轉可W顯著地減 小1C器件的動態(tài)功耗。
[0004] 遺憾的是，許多常規(guī)的時鐘口控電路即使在被禁用時也消耗不期望的量的動態(tài)功 率。例如，圖1A示出了具有響應于輸入時鐘信號clk_in生成互補時鐘信號和clk_ net的兩個串聯(lián)連接的反相器INV1-INV2的常規(guī)時鐘口控電路10?；パa時鐘信號c'/A-_化乂和clk_net控制傳輸口 12,傳輸口 12提供口控信號pnl，該口控信號pnl在與非（NAND) 口 14 中與clk_in邏輯組合W生成輸出信號pn2。信號pn2由反相器INV3反相W生成輸出時鐘 信號elk。雖然在響應于時鐘使能信號（clk_en)來選擇性地口控輸入時鐘信號clk_in方 面是有效的，但是時鐘口控電路10不期望地消耗了動態(tài)功率，因為串聯(lián)連接的反相器INV1 和INV2的輸出端子響應于輸入時鐘信號clk_in的轉變而不期望地在邏輯狀態(tài)之間翻轉。
[0005] 由此，需要減小與1C器件中提供的分布式時鐘系統(tǒng)相關聯(lián)的動態(tài)功耗。
[oood附圖簡巧
[0007] 本發(fā)明各實施例是作為示例來解說的，且不旨在受附圖中各圖的限制，其中：
[000引圖1A是常規(guī)時鐘口控電路的框圖；
[0009] 圖1B是根據(jù)一些實施例的部分口控式時鐘口控電路的框圖；
[0010] 圖2是根據(jù)一些實施例的圖1B中的部分口控式時鐘口控電路的示意圖；
[0011] 圖3是根據(jù)其它實施例的圖1B中的部分口控式時鐘口控電路的示意圖擬及
[0012] 圖4是根據(jù)一些實施例的與圖1B、2和3中的部分口控式時鐘口控電路相關聯(lián)的 信號的解說性時序圖。
[0013] 相同的附圖標記貫穿該些附圖指示對應的部件。
[0014] 詳細描巧
[0015] 公開了可W減小與時鐘分配網絡相關聯(lián)的非必要功耗的時鐘口控電路。對于一些 實施例，公開了部分口控式時鐘口控電路，該部分口控式時鐘口控電路可W通過消除響應 于輸入時鐘信號的邏輯轉變而在邏輯狀態(tài)之間翻轉的串聯(lián)連接的內部邏輯口來顯著地減 小動態(tài)功耗。更具體而言，本發(fā)明實施例的部分口控式時鐘口控電路可W用響應于輸入時 鐘信號、鎖存器使能信號和時鐘口控反饋信號而生成的鎖存器使能信號來控制時鐘鎖存器 的傳輸口，而非用輸入時鐘信號的互補版本來控制該傳輸口的操作。w此方式，避免了部分 口控式時鐘口控電路內部的節(jié)點的不期望的翻轉。
[0016] 在W下描述中，闡述了眾多具體細節(jié)（諸如具體組件、電路、和過程的示例），W提 供對本公開的透徹理解。同樣，在W下描述中并且出于解釋目的，闡述了具體的命名W提供 對本發(fā)明各實施例的透徹理解。然而，對于本領域技術人員將明顯的是，可W不需要該些具 體細節(jié)就能實踐本發(fā)明各實施例。在其他實例中，W框圖形式示出公知的電路和設備W避 免混淆本公開。如本文所使用的，術語"禪合"意指直接連接到、或通過一個或多個居間組 件或電路來連接。本文所描述的各種總線上所提供的任何信號可W與其他信號進行時間復 用并且在一條或多條共用總線上提供。另外，各電路元件或軟件塊之間的互連可被示為總 線或單信號線。每條總線可替換地是單信號線，而每條單信號線可替換地是總線，并且單線 或總線可表示用于各組件之間的通信的大量物理或邏輯機制中的任一個或多個。本發(fā)明各 實施例不應被解釋為限于本文描述的具體示例，而是在其范圍內包括由所附權利要求所限 定的所有實施例。
[0017] 圖1B示出了根據(jù)某些實施例的部分口控（PG)式時鐘口控電路100的框圖。PG時 鐘口控電路100響應于低電平有效時鐘使能信號（CLK_EN)來選擇性地傳遞輸入時鐘信 號（CLK_IN)作為輸出時鐘信號（CLK_OUT)。更具體而言，當瓦京^兩被反斷言為邏輯高時， PG時鐘口控電路100被啟用并且迫使CLK_OUT維持在恒定邏輯狀態(tài)（例如，邏輯低）中，藉 此有效地口控CLK_IN并且通過不將CLK_IN作為CLK_OUT傳播到禪合于PG時鐘口控電路 100的其他電路元件（為了簡單化而未示出）來減小了功耗。相反，當瓦若^方被斷言為 邏輯低時，PG時鐘口控電路100被禁用并且傳遞CLK_IN作為CLK_OUT，藉此允許時鐘信號 傳播到此類其他電路元件。
[001引如圖1B中所示，PG時鐘口控電路100包括兩個反相器101-102、與非口 103、存儲 鎖存器110和鎖存器控制電路120。反相器101包括接收(;7乂_￡,.V的輸入端子，并且包括 生成高電平有效時鐘使能信號（CLK_EN)的輸出端子。鎖存器控制電路120包括生成鎖存 器使能信號（LAT_EN)的輸出端子，并且包括接收CLK_IN、瓦0方W及作為反饋信號提 供的時鐘口控控制信號（CLK_GC)的輸入端子。存儲鎖存器110包括接收CLK_EN的數(shù)據(jù)端 子值)、接收LAT_EN的鎖存器使能輸入（<)W及生成CLK_GC的輸出端子。
[0019] 與非口 103包括接收CLK_IN和CLK_GC的輸入端子，并且包括禪合到反相器102 的輸出端子，反相器102包括生成CLK_OUT的輸出端子。由此，當時鐘口控控制信號CLK_GC 處于邏輯低狀態(tài)時，與非口 103迫使其輸出端子成為邏輯高狀態(tài)，該進而使得反相器102將 CLK_OUT維持在邏輯低狀態(tài)。在該種模式中，PG時鐘口控電路100被啟用并且對輸入時鐘 信號CLK_IN進行口控。相反，當時鐘口控控制信號CLK_GC處于邏輯高狀態(tài)時，與非口 103 將CLK_IN的邏輯補傳遞到反相器102,反相器102進而將CLK_OUT生成為CLK_IN的經延遲 版本。在該種模式中，PG時鐘口控電路100被禁用，并且傳遞CLK_IN作為CLK_OUT。對于 一些實施例而言，與非口 103和反相器102是邏輯與（AND) 口的功能性實現(xiàn)。
[0020]鎖存器控制電路120響應于CLK_EN、CLK_IN和CLK_GC的邏輯組合生成LAT_ EN。對于圖1B中所示的示例性實施例而言，鎖存器控制電路120被實現(xiàn)為由與口 121和或 非（NOR) 口 122形成的與-或-非（AOI) 口。更具體而言，與口 121包括接收瓦哀]式和 接收化K_GC的補的輸入，并且包括禪合到或非口122的第一輸入的輸出?；蚍强?22包括 接收CLK_IN的第二輸入，并且包括生成LAT_EN的輸出。
[002U為啟用PG時鐘口控電路100(例如，為了將CLK_0UT維持在恒定邏輯狀態(tài)中），時 鐘使能信號瓦哀^被反斷言為邏輯高，該使得反相器101將CLK_EN反斷言為邏輯低。 CU<-EN的邏輯高狀態(tài)使得鎖存器控制電路120將LAT_EN維持在邏輯低狀態(tài)中。更具體 而言，若時鐘口控控制信號CLK_GC的先前狀態(tài)為邏輯低（例如，指示該時鐘口控電路100 先前被啟用W將CLK_0UT維持在恒定邏輯狀態(tài)中），那么CL/C_yV的邏輯高狀態(tài)將LAT_EN 維持在邏輯低狀態(tài)中。相反，若CLK_GC的先前狀態(tài)為邏輯高（例如，指示該時鐘口控電路100先前被禁用W允許CLK_IN傳播通過電路100成為CLK_0UT)，那么在CLK_IN轉變到邏輯 低之后LAT_EN被CLK_GC先前的高狀態(tài)驅動至邏輯高。其后，響應于鎖存器110鎖存CLK_ EN的邏輯低狀態(tài)，CLK_GC被驅動至邏輯低。CLK_GC的結果所得的邏輯低狀態(tài)被反饋回控 制電路120,控制電路120響應于此將LAT_EN驅動至邏輯低。
[0022] L