延遲電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本申請涉及一種延遲電路。
【背景技術(shù)】
[0002]在一些電路中，兩個(gè)觸發(fā)信號不需要同時(shí)到達(dá)或觸發(fā)，因此就需要將一個(gè)信號進(jìn)行延遲，因此延遲電路是一些電路所必須的電路。在現(xiàn)有技術(shù)中的延遲電路，一般主要是通過雙極型三極管和電阻構(gòu)建，這種電路對信號的衰減較大，需要電壓源補(bǔ)充信號的幅值，不便于電路的應(yīng)用；同雙極型晶體管和電阻在集成電路里面所占的面積較大，不便于在集成電路中的應(yīng)用。

【發(fā)明內(nèi)容】

[0003]本申請的發(fā)明目的在于:針對上述存在的問題，提供一種MOS結(jié)構(gòu)實(shí)現(xiàn)的延遲電路。
[0004]本申請采用的技術(shù)方案是這樣的:一種延遲電路，包括輸入端和輸出端，該電路還包括兩只PMOS晶體管、兩只施密特反相器、電阻和四只CMOS反相器。
[0005]第一 PMOS晶體管的源極連接至輸入端，柵極和漏極通過電阻接地；第一 CMOS反相器、第二CMOS反相器、第一施密特反相器、第三CMOS反相器、第二施密特反相器和第四CMOS反相器依次串接于第一 PMOS晶體管的漏極和輸出端之間；所述CMOS反相器包括PMOS晶體管和NMOS晶體管，所述PMOS晶體管和NMOS晶體管的柵極連接作為該CMOS反相器的輸入端，漏極連接作為該CMOS反相器的輸出端，第一 CMOS反相器、第二 CMOS反相器、第四CMOS反相器的PMOS晶體管的源極至輸入端且NMOS晶體管的源極連接至地，第三CMOS反相的NMOS晶體管的源極連接至地，PMOS晶體管的源極連接至的第二 PMOS晶體管的漏極；所述第二 PMOS晶體管的源極連接至輸入端，柵極連接至第三CMOS反相器的輸入端。
[0006]在上述的電路中，所述第一施密特反相器和第二施密特反相器為參數(shù)相同的施密特反相器。
[0007]在上述的電路中，所述第一 CMOS反相器、第二 CMOS反相器、第三CMOS反相器和第四CMOS反相器為參數(shù)相同的CMOS反相器。
[0008]綜上所述，由于采用了上述技術(shù)方案，本申請的有益效果是:電路結(jié)構(gòu)簡單，對信號的衰減較小，MOS結(jié)構(gòu)便于集成電路的應(yīng)用。
【附圖說明】
[0009]圖1是本申請延遲電路的電路原理圖。
【具體實(shí)施方式】
[0010]下面結(jié)合附圖，對本申請作詳細(xì)的說明。
[0011]為了使本申請的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對本申請進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本申請，并不用于限定本申請。
[0012]如圖1所示，是本申請延遲電路的電路原理圖。
[0013]本申請的一種延遲電路，包括輸入端Vin和輸出端Vout，該電路還包括兩只PMOS晶體管Pl和P2，兩只施密特反相器SDl和SD2，電阻R，四只CMOS反相器11、12、13和14。
[0014]下面結(jié)合附圖1對本申請上述各電子元器件間的連接關(guān)系做進(jìn)一步詳細(xì)說明:第一 PMOS晶體管Pl的源極連接至輸入端Vin，柵極和漏極通過電阻R接地GND ;第一 CMOS反相器11、第二 CMOS反相器12、第一施密特反相器SDl、第三CMOS反相器13、第二施密特反相器SD2和第四CMOS反相器14依次串接于第一 PMOS晶體管Pl的漏極和輸出端Vout之間；所述CMOS反相器包括PMOS晶體管P和NMOS晶體管N，所述PMOS晶體管P和NMOS晶體管N的柵極連接作為該CMOS反相器的輸入端，漏極連接作為該CMOS反相器的輸出端，第一CMOS反相器11、第二 CMOS反相器12、第四CMOS反相器14的PMOS晶體管P的源極至輸入端Vin且NMOS晶體管N的源極連接至地GND，第三CMOS反相13的NMOS晶體管N的源極連接至地GND，PMOS晶體管P的源極連接至的第二 PMOS晶體管P2的漏極；所述第二 PMOS晶體管P2的源極連接至輸入端Vin，柵極連接至第三CMOS反相器13的輸入端。
[0015]在本申請上述的電路中，所述第一施密特反相器SDl和第二施密特反相器SD2為參數(shù)相同的施密特反相器。
[0016]在本申請上述的電路中，所述第一 CMOS反相器11、第二 CMOS反相器12、第三CMOS反相器13和第四CMOS反相器14為參數(shù)相同的CMOS反相器。
【主權(quán)項(xiàng)】
1.一種延遲電路，包括輸入端(Vin)和輸出端(Vout)，其特征在于，還包括兩只PMOS晶體管(P1，P2)、兩只施密特反相器(SD1，SD2)、電阻(R)和四只CMOS反相器(11，12，13，14)；第一 PMOS晶體管(Pl)的源極連接至輸入端(Vin)，柵極和漏極通過電阻(R)接地(GND);第一 CMOS反相器(11)、第二 CMOS反相器(12)、第一施密特反相器(SD1)、第三CMOS反相器(13)、第二施密特反相器(SD2)和第四CMOS反相器(14)依次串接于第一 PMOS晶體管(Pl)的漏極和輸出端(Vout)之間；所述CMOS反相器包括PMOS晶體管(P)和NMOS晶體管(N)，所述PMOS晶體管(P)和NMOS晶體管(N)的柵極連接作為該CMOS反相器的輸入端，漏極連接作為該CMOS反相器的輸出端，第一 CMOS反相器(11)、第二 CMOS反相器(12)、第四CMOS反相器(14)的PMOS晶體管(P)的源極至輸入端(Vin)且NMOS晶體管(N)的源極連接至地(GND)，第三CMOS反相(13)的NMOS晶體管(N)的源極連接至地(GND)，PMOS晶體管(P)的源極連接至的第二 PMOS晶體管(P2)的漏極；所述第二 PMOS晶體管(P2)的源極連接至輸入端(Vin)，柵極連接至第三CMOS反相器(13)的輸入端。
2.根據(jù)權(quán)利要求1所述的延遲電路，其特征在于，所述第一施密特反相器(SDl)和第二施密特反相器(SD2)為參數(shù)相同的施密特反相器。
3.根據(jù)權(quán)利要求1所述的延遲電路，其特征在于，所述第一CMOS反相器(11)、第二CMOS反相器(12)、第三CMOS反相器(13)和第四CMOS反相器(14)為參數(shù)相同的CMOS反相器。
【專利摘要】本申請公開了一種延遲電路。該延遲電路的第一PMOS晶體管（P1）的源極連接至輸入端（Vin），柵極和漏極通過電阻（R）接地（GND）；第一CMOS反相器（11）、第二CMOS反相器（12）、第一施密特反相器（SD1）、第三CMOS反相器（13）、第二施密特反相器（SD2）和第四CMOS反相器（14）依次串接于第一PMOS晶體管（P1）的漏極和輸出端（Vout）之間；第二PMOS晶體管（P2）的源極連接至輸入端（Vin），柵極連接至第三CMOS反相器（13）的輸入端，漏極連接至第三CMOS反相（13）的PMOS晶體管（P）的源極。電路結(jié)構(gòu)簡單，對信號的衰減較小，MOS結(jié)構(gòu)便于集成電路的應(yīng)用。
【IPC分類】H03K5-13
【公開號】CN104734674
【申請?zhí)枴緾N201510135706
【發(fā)明人】蔣麗
【申請人】蔣麗
【公開日】2015年6月24日
【申請日】2015年3月26日